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CN102859600A - 用于通过选择性偏置来降低高容量存储器中存储器阵列漏电的系统和方法 - Google Patents

用于通过选择性偏置来降低高容量存储器中存储器阵列漏电的系统和方法 Download PDF

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CN102859600A
CN102859600A CN2010800473306A CN201080047330A CN102859600A CN 102859600 A CN102859600 A CN 102859600A CN 2010800473306 A CN2010800473306 A CN 2010800473306A CN 201080047330 A CN201080047330 A CN 201080047330A CN 102859600 A CN102859600 A CN 102859600A
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sram
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D·萨布哈尔沃尔
张勇
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Abstract

一种用于SRAM中漏电降低的源极偏置机制，其中SRAM单元被布置成多个扇区。在待机模式中，多个扇区中的扇区中的SRAM单元被取消选定，并且源极偏置电势被提供至多个扇区的SRAM单元。在工作模式中，提供至多个扇区中的选定的扇区的SRAM单元的源极偏置电势被停用，并且选定的扇区内的物理行中的SRAM单元被读取，同时未选定的扇区中的其余SRAM单元继续被源极偏置。提供给处于待机模式中的SRAM单元的源极偏置的电势可以基于控制信号的逻辑状态而被设置为不同的电压。

Description

用于通过选择性偏置来降低高容量存储器中存储器阵列漏电的系统和方法
相关领域的交叉申请
本申请要求2009年9月14日提交的美国专利申请No.12/558,816的优先权，该申请在此通过引用整体并入本文。
技术领域
本公开总体上涉及半导体存储器。更具体地，并且并非以任何限制性的方式，本公开涉及用于降低静态随机存取存储器(SRAM)单元中的漏电的基于扇区的源极偏置方案。
背景技术
包括多个存储器单元的静态随机存取存储器或SRAM设备通常配置为具有一个或多个I/O(例如x4、x8、x16等配置)的行和列的阵列。此外，可以在用于要求高密度、高速和低功率的应用的多库架构中提供此类存储器。无论架构和类型如何，每个SRAM单元都可操以存储单比特信息。通过激活给定物理行(通过驱动与其相关联的字线)中的所有存储器单元以及将数据输出在与用于提供存储的数据值给选定的输出的选定的列相关联的位线上来促进对该信息的存取。一旦将数据置于位线上，则位线上的电压电平开始分开为相对的电源轨线(例如VDD和接地)，并且在位线上的电压电平分开预定电压差(通常为VDD的10％或更少)之后，利用读出放大器对在位线上感测的逻辑电平进行锁存。此外，读出放大器器可以被提供为差分读出放大器，其中存储器单元中的每一个存储器单元对与每个列相关联的互补位线(例如数据线)上的数据信号和数据信号的相反信号这两者进行驱动。在操作中，在激活存储器单元之前，对位线预充电并且使其等于公共值。一旦选择了特定的行和列，则与其对应的存储器单元被激活，从而使得存储器单元将数据线之一朝向接地拉动，而另一数据线保持在预充电电平(通常为VDD)。耦合至两个互补位线的读出放大器感测两个位线之间的差值，并且一旦该差值超过预定值，则将感测的差值向读出放大器表明为不同的逻辑状态“0”和“1”。
随着晶体管器件尺寸持续减小，例如减小至0.13微米或更小，关于SRAM单元的操作的若干问题开始显现，主要由于在该尺寸下，器件受待机模式中截止状态中高漏电值的影响。实质上，这些器件不再是理想的开关，而是更接近于筛子(sieve)，即使在截止状态下其也具有从漏极向源极或从漏极/源极向衬底的不可忽略的恒定电流流动路径。高漏电导致两个主要问题。第一，由于生成作为漏电的大静态电流，因此存在增加的静态功率消耗。其次，更为严重的是，从SRAM单元读取的不正确数据的问题。来自选定的列中的所有位单元的积累的漏电电流当前已与读取电流相当，从而显著破坏可靠的感测操作所需的位线差值。
在Kenichi Osada、Yoshikazu Saitoh、Eishi Ibe和Koichiro Ishibashi的“16.7fA/cell Tunnel-Leakage-Suppressed 16Mb SRAM for HandlingCosmic-Ray-Induced Multi-Errors”(IEEE国际固态电路会议，2003，第302-303页)中公开了一种用于降低SRAM单元中的待机漏电电流的技术，其中在单个位线列上的多个SRAM单元的源极端子被耦合于一起以用于提供偏置电势。该方案看上去降低了总的待机电流，但是它并未改善读取电流(IR)与单元漏电电流(IL)的比率。
在美国专利文献No.7,061,794B1中也公开了用于降低SRAM单元中的待机漏电电流的技术。如在该文献中公开的那样，当给定扇区的存储器单元处于待机模式中时，到扇区中存储器单元的每个物理行的写入线处于取消选定的状态，而扇区源极线被驱动至选定的电势，以便减少存储器漏电。当针对扇区中的给定物理行激活存储器读取时，与期望的物理行相关联的写入线被驱动为高。这导致与期望的物理行相关的逻辑将针对物理行的源极线驱动为低。针对扇区中的其他物理行的源极线被维持在选定(偏置)的电势。感测选定的物理行中的每个单元的电压差，并且在开始针对另一物理行的另一读取操作时将存储器单元恢复至待机模式。
虽然在美国专利No.7,061,794B1中公开的存储器架构就其自身而言非常有用，但是它们也具有一些缺陷。所公开的存储器架构要求用于偏置SRAM中的每个物理行的逻辑。具体而言，解码逻辑和偏置电路是X-解码器(X地址解码器)的一部分。该额外的逻辑为存储器中的物理行中的每一行提供开销，从而导致显著的总面积开销。换言之，该额外逻辑占据了芯片上的空间，而要不然这些空间可以用于其它功能(诸如布置附加的存储器单元)。此外，在美国专利7,061,794B1中公开的存储器架构中的偏置逻辑是在存取路径中，从而导致显著的速度损失。附加地，在美国专利7,061,794B1中公开的用于对存储器架构中的单元进行偏置的偏置电压无法被调节。这代表了另一缺陷，因为已经确定了在硅掺杂和/或硅的其他特征中的少量变化影响用于阻止电压漏电的最佳值。换言之，不同的硅环境要求不同的偏置电压以便使漏电的量最小化。
鉴于上述背景技术，本领域中需要的是用于降低SRAM中的漏电的改进的系统和方法。
在此对参考的论述或引用并不被解释为承认该参考是现有技术。
发明内容
公开了处理已知存储器漏电技术具有的缺陷的方案。不是如美国专利No 7,061,794B1中公开的那样在读取操作期间移除用于单个物理行的偏置，而是从包含在给定读取操作期间待读取的物理行的整个扇区的物理行(例如32个物理行)移除偏置电压。这允许将扇区解码逻辑和偏置逻辑置于在阵列的顶部和/或底部，同时连接至阵列内的对应扇区的接地线垂直布置。这提供了显著的面积开销节省，因为控制电路最多仅在每个存储器库处布置数次，而不是在存储器库中的每个扇区的每个物理行处布置。所公开的存储器架构具有附加的优势：用于扇区偏置方案的额外的逻辑和电路并不对存储器存取路径进行门控。因此，使用所公开的存储器漏电技术和电路使得存储器读取操作更快。
一个实施例提供了一种用于SRAM的基于扇区的源极偏置方案以便减少漏电。在待机模式中，物理行的扇区被取消选定，并且源极偏置电势被提供给SRAM单元。在读取模式中，通过停用提供给选定的扇区的物理行的源极偏置电势来停用(移除源极偏置)包含选定的物理行的扇区，而存储器中其余扇区的其余SRAM单元继续被源极偏置。可以通过施加选定的电压至选定的扇区中的SRAM单元的源极端子或通过适当地偏置其本体阱电势来提供源极偏置电势。
源极偏置方案的主要构思在于降低跨存储器的位单元(例如存储器单元)的存取器件(或传输门)的漏电。由于跨传输门的漏电由VDS(＝电源电压)导致，所以本公开涉及通过提升每个位单元内的接地节点的电势来降低该漏电。因此，在一个实现方式中，存储器库的扇区中的位单元物理行的接地节点(例如下拉器件的源极端子)被连接在一起并且维持在约50毫伏至250毫伏。该偏置电压可以基于单元技术、设计规则、操作电压、芯片组成等而变化。当针对读取操作选择给定物理行时，通过使用扇区解码器和扇区偏置电路机制的配对，将扇区中的包括给定物理行的物理行的接地电势驱动至接地电压。在该读取操作期间，存储器库中的其他扇区的位单元被驱动至偏置电压，从而导致这种位单元由于被持续维持的偏置电势而实质上降低漏电。因此，仅有包含被存取的物理行的扇区中的位单元将具有跨其传输门的漏电；存储器库中的其余扇区中的所有其他单元的单元将具有显著降低的漏电(由于其提升的接地节点)，从而导致显著大于任何积累的漏电的读取电流。
在一个实施例中，提供一种静态随机存取存储器(SRAM)。该SRAM包括多个扇区。典型地，这些扇区被布置成多个存储器库。在一个示例中，SRAM包括8个存储器库，其中每个存储器库包括两个扇区。多个扇区中的每个扇区包括布置成多个位线行和多个位线列的多个SRAM单元。这些位线行中的每个位线行是扇区中的物理行，并且可以包含任何数目的SRAM单元，从而意味着它们具有共同的写入线。因此，可以存在任何数目的位线列。在一个示例中，在一个扇区中具有32个位线行。
对于多个扇区中的每个相应的扇区而言，相应的扇区的多个SRAM单元中的每个SRAM单元包括耦合以形成数据节点配对的交叉耦合的反相器配对。对于多个扇区中的每个相应的扇区而言，相应的扇区的多个SRAM单元中的每个SRAM单元包括下拉器件。对于多个扇区中的每个相应的扇区而言，相应的扇区的多个SRAM单元的下拉器件耦合在一起。相应的扇区的多个SRAM单元选择性地处于：(i)工作模式(未偏置)，其中多个SRAM单元中的数据可以被存取，并且其中扇区中的SRAM单元的下拉器件被驱动至第一电压，或者(ii)待机模式(偏置)，其中扇区中的SRAM单元的下拉器件由第二电压驱动。
SRAM还包括扇区解码器。该解码器配置成基于扇区地址范围中的经解码的扇区地址标识多个扇区中待被选择性地激活至工作模式的扇区。该解码器基于经解码的扇区地址提供扇区选择性无偏置信号。
SRAM还包括多个扇区偏置电路。多个扇区偏置电路中的每个相应的扇区偏置电路被耦合至：(i)扇区解码器和(ii)多个扇区中的对应于相应的扇区偏置电路的扇区。多个扇区偏置电路中的每个相应的扇区偏置电路被选择性地配置成提供第一电压或第二电压至耦合至相应的扇区偏置电路的扇区中的SRAM单元的下拉器件。当相应的扇区偏置电路未接收来自扇区解码器的扇区选择性无偏置信号时，相应的扇区偏置电路提供第二电压(偏置电压)至耦合至相应的扇区偏置电路的扇区中的SRAM单元的下拉器件。当相应的扇区偏置电路接收来自扇区解码器的扇区选择性无偏置信号时，相应的扇区偏置电路提供第一电压(工作模式电压，接地电压)至耦合至相应的扇区偏置电路的扇区中的SRAM单元的下拉器件。
本公开的另一方面提供了与SRAM相关联的存储器操作方法。SRAM包括多个扇区，多个扇区中的每个扇区包括布置成多个位线行和多个位线列的多个SRAM单元。对于多个扇区中的每个相应的扇区而言，相应的扇区的多个SRAM单元中的每个SRAM单元包括耦合以形成数据节点配对的交叉耦合的反相器配对。对于多个扇区中的每个相应的扇区而言，相应的扇区的多个SRAM单元中的每个SRAM单元包括下拉器件。相应的扇区的多个SRAM单元的下拉器件耦合在一起。
在存储器操作方法中，对用于第一存储器读取操作的扇区地址范围中的第一扇区地址进行解码，从而获得第一经解码的扇区地址。通过利用第一电压(工作模式电压，接地电压)对第一扇区的多个SRAM单元的下拉器件进行驱动来基于第一经解码的扇区地址选择性地激活多个扇区中的第一扇区的多个SRAM单元。读取存储在第一扇区中的选定的SRAM单元处的数据值，同时继续利用第一电压对第一扇区的多个SRAM单元的下拉器件进行驱动。对用于第二存储器读取操作的第二扇区地址进行解码，从而获得第二经解码的扇区地址。通过利用第一电压对第二扇区的多个SRAM单元的下拉器件进行驱动来基于第二经解码的扇区地址选择性地激活第二扇区的多个SRAM单元。利用第二(偏置)电压对第一扇区中的多个SRAM单元的下拉器件进行驱动，从而将第一扇区恢复至偏置状态。
附图说明
当结合所附附图来参考以下具体描述时，可以对本发明具有更为完整的理解，其中：
图1描绘了根据本公开的一个实施例的教导的、构造为具有8个库的高容量存储器，每个库具有其自己的控制和扇区偏置方案；
图2描绘了在根据本公开的一个实施例的教导的图1的高容量存储器中的一个库内部的详细扇区偏置实现方式；
图3描绘了根据本公开的一个实施例的教导的扇区偏置方案的顶层框图；
图4描绘了根据本公开的一个实施例的教导的、用于选择待激活扇区并且用于确定针对停用的扇区的偏置电压的扇区偏置电路；
图5描绘了根据本公开的一个实施例的教导的源极偏置的SRAM单元的示例性实施例；
图6描绘了根据本公开的一个实施例的教导的、用于从扇区读取选定的SRAM单元的值的电路和扇区中的源极偏置的SRAM单元的示例性阵列；以及
图7是根据本公开的一个实施例的教导的存储器操作的流程图。
具体实施方式
在附图中，相似或类似的元件贯穿它们的若干视图由相同参考数字表示，并且所描绘的各种元件并不必然按比例绘制。
图1示出了构造为具有8个库112的高容量存储器100的顶层框图，每个库112具有其自己的控制和扇区偏置方案。尽管高容量存储器100被描绘为8个库112(112-1至112-8)，但是实际上高容量存储器100可以具有任何数目的库。高容量存储器100具有本领域中已知的全局I/O电路102和全局控制104。
在图1中示出的实施例中，高容量存储器100中的库112被配对(例如，库112-1与库112-2配对)，其中配对的库共享局部I/O 108和局部控制110电路。如图1中进一步公开的，每个库112包括扇区114的配对。例如，库112-1包括扇区114-1-1和114-1-2。每个库112还包括XDEC电路106。
图2提供了根据本公开的关于存储器100的库114和对应于存储器库114的XDEC逻辑106的更多细节。库114包括多个扇区212。在图2中，库114被描绘为具有8个扇区212。然而，在实际中，库114可以具有更多或更少的扇区212。库114的多个扇区中的每个扇区212包括布置成多个位线行和多个位线列的多个SRAM单元(图2中未示出)。每个位线行在此被称为物理行216。为了便于清楚地表达库114的细节，在图2中仅示出每个给定扇区212的物理行216中的两个物理行。实际上，每个扇区212可以具有位单元的多于两个物理行216。实际上，在优选的实施例中，每个扇区212包括位单元的32个或64个物理行，其中每个物理行216包括任何数目的位单元。
如在图2中示出的，在一个实施例中，多个扇区被划分为第一扇区集(例如扇区212-1至212-4)和第二扇区集(例如扇区212-5至212-8)。第一扇区集由绝缘体214与第二扇区集电隔离。如图2中所示，第一扇区集中的扇区212由阵列带230彼此隔离。同样如图2中所示，第二扇区集中的扇区212也由阵列带230彼此隔离。
在图2中描绘的实施例中，第一扇区集中的扇区212中的每个物理行216连接至源自第一扇区偏置控制204-1中的偏置控制块206的选择偏置控制线218。此外，第二扇区集中的扇区212中的每个物理行216连接至源自第二扇区偏置控制204-2中的偏置控制块206的选择偏置控制线218。
虽然逻辑上而言，不要求在扇区偏置控制204中具有多个偏置控制块206，但是在实际中，具有多个偏置控制块206以便跨在扇区212中的每个物理行216的整个物理行216均匀地确立偏置控制电压。
在未示出的一些实施例中，库114的多个扇区212并未被划分成第一扇区集和第二扇区集，而来自单个扇区偏置控制204的偏置电路206的偏置控制线218提供扇区偏置信号给库114中的所有扇区212的物理行216。
在图2中描绘的实施例中，XDEC电路106针对第一存储器读取操作将扇区地址解码为在第一扇区地址范围(例如范围为212-1至212-4的经解码的扇区地址)或第二扇区地址范围(例如范围为212-5至212-8的经解码的扇区地址)中的扇区地址。如果扇区地址在第一扇区地址范围中，则控制信号通过总线240被发送至扇区解码器202-1，以便选择性地不偏置第一扇区集中的指定扇区212的位单元。如果扇区地址在第二扇区地址范围中，则控制信号通过总线250被发送至扇区解码器202-2，以便选择性地不偏置第二扇区集中的指定扇区212的位单元。
参见图3，提供了如何根据本公开的一个实施例控制第一扇区集中的每个扇区212的偏置电压的细节。扇区解码器202-1通过控制线308-1(No_Bias 1)至308-4(No_Bias 4)分别耦合至扇区偏置块206的扇区偏置电路302-1至302-4。转而，扇区偏置电路302-1至302-4通过VSS_SEC线218-1至218-4分别耦合至扇区212-1至212-4。
当扇区解码器202-1未接收第一扇区地址范围中的地址时，扇区解码器202-1将No_Bias 1至308-4 No_Bias 4驱动至逻辑低状态。继而，如上面结合附图2论述的那样，当扇区解码器202-1接收到的地址在第一扇区地址范围中时，控制信号通过总线240发送至扇区解码器202-1，以便选择性地不偏置第一扇区集中的指定扇区212的位单元。扇区解码器202-1将该地址解码成第一扇区地址范围中的扇区212的身份(例如，如图3中所绘，扇区212-1、212-2、212-3或212-4)。因此，扇区解码器202-1将耦合至由扇区地址指定的扇区212的扇区偏置电路302的No_Bias线308驱动为高状态。
在图3中示出的实施例中，当地址解码器202-1和扇区偏置电路302之间的No_Bias线308被驱动至高状态时，扇区偏置电路302将耦合至电路302的对应的VSS_SEC线218驱动为由VSS 310指定的接地电压(第一电压、工作电压)。当地址解码器202-1和扇区偏置电路302之间的No_Bias线308被驱动至低状态时，扇区偏置电路302将对应的VSS_SEC线218驱动为偏置电压(第二电压)。在一些实施例中，该偏置电压(第二电压)根据VSS电压310、BC1控制信号312和BC2控制信号314的组合来确定。备选地，在一些实施例中，该偏置电压(第二电压)被预先确定并且不能被调节。
图4示出了根据本发明的一个实施例的扇区偏置电路302。当No_Bias 308由耦合至扇区偏置电路302的地址解码器202-1(图4中未示出)驱动为高时，场效应晶体管(FET)402导通，从而允许电流流过FET 402，并且VSS_SEC 218被驱动为接地状态VSS 310。当No_Bias 308由地址解码器驱动为低时，FET 402截止，从而防止电流流过FET 402，并且VSS_SEC 218如下面的真值表中阐述的被驱动至由控制信号312(BC1)和314(BC2)确定的电压。
表1：真值表
例如，参见图4，当No Bias 308被驱动为低，从而使得FET 402截止，而BC1 312和BC2 314这两者都被驱动为高时，VSS_SEC 218的电压由跨FET 410和FET 408这两者的电压降来确定。当No Bias308被驱动为低，从而使得FET 402截止，BC 1312被驱动为低，而BC2 314被驱动为高时，VSS_SEC 218的电压由跨FET 408的电压降确定。当No Bias 308被驱动为低，从而使得FET 402截止，BC 1312被驱动为高，而BC2 314被驱动为低时，VSS_SEC 218的电压由跨FET 410的电压降确定。将VSS_SEC编程为三种电压级别(VSS级别1、VSS级别2、VSS级别3)之一的能力是极其有利的，这是因为其允许跨不同硅芯片(例如，具有不同掺杂剂和/或影响用于防止电压漏电的最佳值的其他特征的芯片)的漏电的最小化。
现在参见图5，在图5中描绘了根据本公开的教导的源极偏置的SRAM单元500的示例性实施例，其中有利地减少漏电而不破坏所存储的数据的完整性。如图所示，SRAM单元500具有互补的位线BT 514A和BB 514B的配对，其中互补位线中的每个互补位线可以耦合至适当的预充电电路(图5中未示出)，从而使得在预充电电路被激活时被拉至电源轨线或参考电压源(通常为VDD或其任一部分)。
存储器单元500(也称为位单元)包括锁存器502，该锁存器502包括交叉耦合的反相器配对以形成数据节点508A和508B的配对。作为反相器之一的上拉器件进行操作的第一P-沟道场效应晶体管(P-FET)506A的源极/漏极端子连接于VDD和第一数据节点508A之间，而其栅极连接至第二数据节点508B。众所周知，数据节点508A和508B作为存储器单元500中的两个互补存储节点进行操作。作为下拉器件进行操作的N-沟道FET(N-FET)504A的漏极连接至数据节点508A，而其源极连接至基于字线的源极偏置控制线(VSS_SEC)316，该源极偏置控制线(VSS_SEC)316可切换地连接至之前描述的偏置电势。N-FET 504A的栅极耦合至第二数据节点508B。对于另一反相器而言，第二P-FET 506B可作为上拉器件进行操作，该上拉器件的源极/漏极端子连接于VDD和数据节点508B之间，而其栅极连接至数据节点508A。第二N-FET 504B可作为下拉器件进行操作，其中漏极耦合至数据节点508B并且源极通常连接至源极偏置控制线316。
第一N-FET存取器件512A布置于BT 514A和数据节点508A之间，其栅极耦合至字线(WL)510。以类似的方式，第二N-FET存取器件512B的源极/漏极连接于BB 514B和数据节点508B之间，从而使得其栅极也由WL 510驱动。存储器单元的交叉耦合的反相器形成锁存器502，其中节点508A和508B可操作以保持对应于所存储的数据的逻辑电平。
参见图6，公开了存储器库114的多个扇区中的扇区212。扇区212包括布置成多个位线行216和多个位线列的多个SRAM单元。如上面结合附图5论述的那样，多个SRAM单元中的每个SRAM单元500包括耦合以形成数据节点配对的交叉耦合的反相器配对，并且多个SRAM单元中的每个SRAM单元500包括下拉器件。扇区212的多个SRAM单元的下拉器件耦合在一起并且耦合至VSS_SEC218。多个SRAM单元选择性地处于：(i)工作模式，其中多个SRAM单元中的数据可以被存取，并且其中SRAM单元的下拉器件由VSS_SEC 218驱动至第一电压(接地电压)，或者(ii)待机模式，其中扇区中的SRAM单元的下拉器件由VSS_SEC 218驱动至第二电压(偏置电压)。
当针对第一存储器读取操作对扇区地址范围中的第一扇区地址进行解码，并且第一经解码的扇区地址指定图6中所描绘的扇区212中的物理行216时，通过将VSS_SEC驱动至第一电压(接地电压)来选择性地激活图6的多个SRAM单元。这将扇区212的多个SRAM单元的下拉器件驱动为第一电压。该第一电压通常为接地(0V)。存储在扇区212中的选定的SRAM单元500处的数据值被读取，同时利用第一电压持续对扇区212的多个SRAM单元的下拉器件进行驱动。存储在选定的SRAM单元处的数据值通过如下方式读取：(i)基于行地址选择扇区212中的特定位线行216；(ii)将用于特定位线行216的WL线驱动至高读取电压；以及(iii)基于列地址选择扇区212中的特定位线列。基于列地址的扇区中特定位线列的选择通过以下来执行，即将列读取到MUX和读出放大器602中，，该MUX和读出放大器由Y解码器620控制以基于与控制信号Y0和Y1相关联地生成的真值表(例如，当Y0和Y1两者均为高时，选择YD0；当Y0和Y1两者均为低时，选择YD4；当Y0为低而Y1为高时，选择YD2；以及当Y0为高而Y1为低时，选YD3)来选择期望的列。选定的SRAM单元500的值从MUX和读出放大器602输出至输出缓冲器604。
实际上，物理行216通常包括多于四个的位单元500。实际上，在典型的实施例中，物理行216包括可观的多于4个的位单元500。常规的MUX块可用，以用于接收四个位单元500、8个位单元500或16个位单元500的值。然而，非常典型地，在物理行216中存在比可以被读取到单个MUX块中的位单元500多的位单元500。因此，在典型的实施例中，位单元216被读取到多个MUX块中。例如，位单元Y1至Y4可以被读取到第一MUX块中，位单元Y5至Y8被读取到第二MUX块中，等等。
参见图7，公开了根据本公开的一个实施例的存储器操作方法，其中，在步骤702处，扇区212的存储器单元500处于待机模式。在该待机模式中，扇区212中的存储器单元500的写入线处于取消选定状态(驱动为低)。此外，用于扇区212的扇区No_Bias信号308被驱动至低状态，从而将扇区中的存储器单元的VSS_SEC线驱动至偏置电势(第二电压)。
在步骤704中，针对扇区212中的选定的物理行216的第一存储器读取地址被激活。对应于选定的物理行216的WL被驱动为高。扇区212中其余的WL保持为取消选定的状态(驱动为低)。用于扇区212的扇区No_Bias 308信号被驱动至高状态，从而将扇区中的存储器单元500的VSS_SEC线驱动为接地状态(第一电压)。用于存储器库114中的其他扇区212的扇区No_Bias信号308被驱动至非提升的状态，从而将其他扇区212中的存储器单元500的VSS_SEC线驱动至偏置电势(第二电压)。
在步骤706中，感测选定的物理行216中的存储器单元500的电压差值。在步骤708中，选定的物理行216中的每个存储器单元500的逻辑值被传递通过一个或多个mux电路602，以选择所请求的存储器单元500的值。
在步骤710中，针对扇区212中的选定的物理行216的第二存储器读取地址被激活。对应于选定的物理行216的WL被驱动为高。扇区212中其余的WL被驱动至取消选定的状态(驱动为低)。用于扇区212的扇区No_Bias信号308被驱动至提升的状态，从而将扇区212中的存储器单元的VSS_SEC线218驱动至接地状态(第一电压)。用于存储器库114中的其他扇区212的扇区No_Bias信号308被驱动至低状态，从而将其他扇区212中的存储器单元500的VSS_SEC线218驱动至偏置电势(第二电压)。
基于前述内容，应该理解，本发明提供了一种简单但是有效和简洁的漏电降低方案，由此单元读取电流并不随着存储器单元技术演进超过0.13微米的当前设计而妥协。附加地，在此公开的基于字线的源极偏置机制可适于不同的SRAM大小、配置和器件尺寸，其中可以适当地选择源极偏置的电势电平以便不具有有害效果(例如对于存储的数据的完整性而言)。本领域技术人员还应该容易地认识到，在参考本文之后，可以通过将选定的电压施加到SRAM单元的源极端子或通过适当地偏置其本体阱电势来提供源极偏置电势。此外，显然的是，本发明的教导可以在独立SRAM器件中以及具有一个或多个SRAM实例的可编译SRAM应用中实践。
引用的参考文献
在此引用的所有文献在此通过引用整体并入本文并且在相同程度上用于所有目的，如同出于所有目的地将每个单独出版物、专利或专利申请具体和单独地指示为通过引用整体并入本文。
修改
相信本发明的操作和构造经通过前面的具体描述而变得明显。虽然所示和描绘的方法和电路的一些方面可能已经被表征为优选的，但是应该容易理解，在不偏离如以下权利要求书中阐述的本发明的范围的前提下可以对其作出各种改变和修改。

Claims (21)

1.一种静态随机存取存储器(SRAM)，包括：
多个扇区，所述多个扇区中的每个扇区包括布置成多个位线行和多个位线列的多个SRAM单元，其中，针对所述多个扇区中的每个相应的扇区，
所述相应的扇区的所述多个SRAM单元中的每个SRAM单元包括耦合以形成数据节点配对的交叉耦合的反相器配对，
所述相应的扇区的所述多个SRAM单元中的每个SRAM单元包括下拉器件，
所述相应的扇区的所述多个SRAM单元的所述下拉器件耦合在一起，以及
所述相应的扇区的所述多个SRAM单元选择性地处于：(i)工作模式，其中所述多个SRAM单元中的数据可以被存取，并且其中所述扇区中的所述SRAM单元的所述下拉器件被驱动至第一电压，或者(ii)待机模式，其中所述扇区中的所述SRAM单元的所述下拉器件被驱动至第二电压；
扇区解码器，其被配置成：(i)基于在扇区地址范围中的经解码的扇区地址标识待被选择性地激活至所述工作模式的所述多个扇区中的扇区，以及(ii)基于所述经解码的扇区地址提供扇区选择性无偏置信号；以及
多个扇区偏置电路，其中所述多个扇区偏置电路中的每个相应的扇区偏置电路：
(A)耦合至(i)所述扇区解码器和(ii)所述多个扇区中的对应于所述相应的扇区偏置电路的扇区，以及
(B)选择性地被配置成提供所述第一电压或所述第二电压至耦合至所述相应的扇区偏置电路的所述扇区中的所述SRAM单元的所述下拉器件，其中所述相应的扇区偏置电路：
当所述相应的扇区偏置电路未接收来自所述扇区解码器的所述扇区选择性无偏置信号时，提供所述第二电压至耦合至所述相应的扇区偏置电路的所述扇区中的所述多个SRAM单元的所述下拉器件，以及
当所述相应的扇区偏置电路接收来自所述扇区解码器的所述扇区选择性无偏置信号时，提供所述第一电压至耦合至所述相应的扇区偏置电路的所述扇区中的所述多个SRAM单元的所述下拉器件。
2.根据权利要求1所述的静态随机存取存储器，其中
所述多个扇区是第一多个扇区，
所述扇区解码器是第一扇区解码器，
所述多个扇区偏置电路是第一多个扇区偏置电路，
所述扇区地址范围是第一扇区地址范围，并且其中所述静态随机存取存储器还包括：
第二多个扇区，所述第二多个扇区中的每个扇区包括布置成多个位线行和多个位线列的多个SRAM单元，其中，针对所述第二多个扇区中的每个相应的扇区，
所述相应的扇区的所述多个SRAM单元中的每个SRAM单元包括耦合以形成数据节点配对的交叉耦合的反相器配对，
所述相应的扇区的所述多个SRAM单元中的每个SRAM单元包括下拉器件，
所述相应的扇区的所述多个SRAM单元的所述下拉器件耦合在一起，以及
所述相应的扇区的所述多个SRAM单元选择性地处于：(i)工作模式，其中所述多个SRAM单元中的数据可以被存取，并且其中所述扇区中的所述SRAM单元的所述下拉器件被驱动至第一电压，或者(ii)待机模式，其中所述相应的扇区中的所述SRAM单元的所述下拉器件被驱动至第二电压；
第二扇区解码器，其被配置成：(i)基于在第二扇区地址范围中的经解码的扇区地址标识待被选择性地激活至所述工作模式的所述第二多个扇区中的扇区，以及(ii)基于所述经解码的扇区地址提供扇区选择性无偏置信号；以及
第二多个扇区偏置电路，其中所述第二多个扇区偏置电路中的每个相应的扇区偏置电路：
(A)耦合至(i)所述第二扇区解码器和(ii)所述第二多个扇区中的对应于所述相应的扇区偏置电路的扇区，
(B)选择性地被配置成提供所述第一电压或所述第二电压至耦合至所述相应的扇区偏置电路的所述扇区中的所述SRAM单元的所述下拉器件，其中所述相应的扇区偏置电路：
当所述相应的扇区偏置电路未接收来自所述第二扇区解码器的所述扇区选择性无偏置信号时，提供所述第二电压至耦合至所述相应的扇区偏置电路的所述扇区中的所述多个SRAM单元的所述下拉器件，以及
当所述相应的扇区偏置电路接收来自所述第二扇区解码器的所述扇区选择性无偏置信号时，提供所述第一电压至耦合至所述相应的扇区偏置电路的所述扇区中的所述多个SRAM单元的所述下拉器件。
3.根据权利要求1所述的静态随机存取存储器，其中所述静态随机存取存储器包括多个存储器库，并且其中所述多个存储器库中的存储器库包括所述多个扇区。
4.根据权利要求1所述的静态随机存取存储器，其中所述第二电压是可编程的。
5.根据权利要求1所述的静态随机存取存储器，其中当所述相应的扇区偏置电路未接收来自所述扇区解码器的所述扇区选择性无偏置信号时，由所述多个扇区偏置电路中的扇区偏置电路提供的所述第二电压根据下列项的组合：
(i)第一控制信号的二进制逻辑状态，
(ii)第二控制信号的二进制逻辑状态，以及
(iii)所述扇区偏置电路接收的接地电压。
6.根据权利要求5所述的静态随机存取存储器，其中当所述扇区偏置电路未接收来自所述扇区解码器的所述扇区选择性无偏置信号时，由所述多个扇区偏置电路中的扇区偏置电路提供的所述第二电压：
当所述第一控制信号的状态是逻辑“1”并且所述第二控制信号的状态是逻辑“0”时为第一值，
当所述第一控制信号的状态是逻辑“0”并且所述第二控制信号的状态是逻辑“1”时为第二值，以及
当所述第一控制信号的状态是逻辑“1”并且所述第二控制信号的状态是逻辑“1”时为第三值。
7.根据权利要求1所述的静态随机存取存储器，其中所述多个扇区中的扇区的所述多个SRAM单元中的SRAM单元的所述下拉器件包括N沟道场效应晶体管(N-FET)器件。
8.根据权利要求1所述的静态随机存取存储器，其中所述第二电压近似在约50毫伏至约250毫伏的范围内，而所述第一电压低于50毫伏。
9.根据权利要求1所述的静态随机存取存储器，其中所述第二电压可操作以保持存储在所述多个SRAM单元中的SRAM单元的所述数据节点处的逻辑电平的稳定性。
10.根据权利要求1所述的静态随机存取存储器，其中通过对所述下拉器件的本体阱电势进行偏置来施加所述第二电压。
11.根据权利要求1所述的静态随机存取存储器，其中所述第二电压被选择成保持在所述多个扇区中的扇区中的所述多个SRAM单元的稳定性。
12.根据权利要求1所述的静态随机存取存储器，其中通过对所述下拉器件的相应的源极端子进行偏置来施加所述第二电压。
13.根据权利要求1所述的静态随机存取存储器，其中所述扇区解码器被配置成基于所述扇区地址范围中的所述经解码的扇区地址来标识所述多个扇区中的待被选择性地激活至工作模式的所述扇区，同时维持所述多个扇区中的其余扇区处于待机模式。
14.根据权利要求1所述的静态随机存取存储器，其中
当所述相应的扇区偏置电路提供所述第一电压给耦合至所述相应的扇区偏置电路的所述扇区中的所述SRAM单元的所述下拉器件时，所述多个扇区偏置电路中的相应的扇区偏置电路将耦合至所述相应的扇区偏置电路的所述扇区中的所述SRAM单元的所述下拉器件与所述第二电压隔离，以及
当所述相应的扇区偏置电路提供所述第二电压给耦合至所述相应的扇区偏置电路的所述扇区中的所述SRAM单元的所述下拉器件时，所述相应的扇区偏置电路将耦合至所述相应的扇区偏置电路的所述扇区中的所述SRAM单元的所述下拉器件与所述第一电压隔离。
15.一种与静态随机存取存储器(SRAM)相关联的存储器操作方法，所述SRAM包括多个扇区，所述多个扇区中的每个扇区包括布置成多个位线行和多个位线列的多个SRAM单元，其中，针对所述多个扇区中的每个相应的扇区，
所述相应的扇区的所述多个SRAM单元中的每个SRAM单元包括耦合以形成数据节点配对的交叉耦合的反相器配对，
所述相应的扇区的所述多个SRAM单元中的每个SRAM单元包括下拉器件，以及
所述相应的扇区的所述多个SRAM单元的所述下拉器件耦合在一起，
所述方法包括：
(A)对用于第一存储器读取操作的扇区地址范围中的第一扇区地址进行解码，从而获得第一经解码的扇区地址；
(B)通过利用第一电压对第一扇区的所述多个SRAM单元的下拉器件进行驱动来基于所述第一经解码的扇区地址选择性地激活所述多个扇区中的所述第一扇区的所述多个SRAM单元；
(C)读取存储在所述第一扇区中的选定的SRAM单元处的数据值，同时继续利用所述第一电压对所述第一扇区的所述多个SRAM单元的下拉器件进行驱动；
(D)对用于第二存储器读取操作的第二扇区地址进行解码，从而获得第二经解码的扇区地址；
(E)通过利用所述第一电压对第二扇区的所述多个SRAM单元的下拉器件进行驱动来基于所述第二经解码的扇区地址选择性地激活所述第二扇区的所述多个SRAM单元；以及
(F)利用第二电压对所述第一扇区中的所述多个SRAM单元的下拉器件进行驱动。
16.根据权利要求15所述的存储器操作方法，其中所述读取(C)包括(i)基于列地址选择所述第一扇区中的特定位线列，以及(ii)基于行地址选择所述第一扇区中的特定位线行，从而标识所述选定的SRAM单元。
17.根据权利要求15所述的存储器操作方法，其中所述第二电压的值根据下列项的组合确定：
(i)第一控制信号的二进制逻辑状态，
(ii)第二控制信号的二进制逻辑状态，以及
(iii)由耦合到所述第一扇区的扇区偏置电路接收的接地电压。
18.根据权利要求17所述的存储器操作方法，其中所述第二电压的值：
当所述第一控制信号的状态是逻辑“1”并且所述第二控制信号的状态是逻辑“0”时为第一值，
当所述第一控制信号的状态是逻辑“0”并且所述第二控制信号的状态是逻辑“1”时为第二值，以及
当所述第一控制信号的状态是逻辑“1”并且所述第二控制信号的状态是逻辑“1”时为第三值。
19.根据权利要求15所述的存储器操作方法，其中所述第二电压的值近似在从约50毫伏至约250毫伏的范围中。
20.根据权利要求15所述的存储器操作方法，其中所述多个扇区是第一多个扇区，并且所述扇区地址范围是第一扇区地址范围，所述SRAM包括第二多个扇区，所述第二多个扇区中的每个扇区包括布置成多个位线行和多个位线列的多个SRAM单元，其中，针对所述第二多个扇区中的每个相应的扇区，
所述相应的扇区的所述多个SRAM单元中的每个SRAM单元包括耦合以形成数据节点配对的交叉耦合的反相器配对，
所述相应的扇区的所述多个SRAM单元中的每个SRAM单元包括下拉器件，以及
所述相应的扇区的所述多个SRAM单元的所述下拉器件耦合在一起，
所述存储器操作方法还包括：
当所述第一扇区地址在所述第一扇区地址范围中时，执行步骤(A)至(F)；以及
当所述第一扇区地址在第二第一扇区地址范围中时，执行以下步骤：
(A2)对用于存储器读取操作的所述第二扇区地址范围中的所述第一扇区地址进行解码，从而获得第三经解码的扇区地址；
(B2)通过利用所述第一电压对第三扇区的所述多个SRAM单元的下拉器件进行驱动来基于所述经解码的扇区地址选择性地激活所述第二多个扇区中的所述第三扇区的所述多个SRAM单元；
(C2)读取存储在所述第三扇区中的选定的SRAM单元处的数据值，同时继续利用所述第一电压对所述第三扇区的所述多个SRAM单元的下拉器件进行驱动；以及
(D2)对用于第二存储器读取操作的第二扇区地址进行解码，从而获得第二经解码的扇区地址；
(E2)通过利用所述第一电压对第二扇区的所述多个SRAM单元的下拉器件进行驱动来基于所述第二经解码的扇区地址选择性地激活所述第二扇区的所述多个SRAM单元；以及
(F2)利用第二电压对所述第三扇区中的所述多个SRAM单元的下拉器件进行驱动。
21.根据权利要求15所述的存储器操作方法，其中所述第二电压近似在从约50毫伏至约250毫伏的范围中，并且所述第一电压低于约50毫伏。
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