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CN102811042B - 具有可调晶体管元件的电路布置 - Google Patents

具有可调晶体管元件的电路布置 Download PDF

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CN102811042B CN201210175332.4A CN201210175332A CN102811042B CN 102811042 B CN102811042 B CN 102811042B CN 201210175332 A CN201210175332 A CN 201210175332A CN 102811042 B CN102811042 B CN 102811042B
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Infineon Technologies Austria AG
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Abstract

本发明涉及具有可调晶体管元件的电路布置。公开了一种电路布置，所述电路布置包括：晶体管元件，具有栅极端子、控制端子以及源极和漏极端子之间的负载路径；以及驱动电路，连接到控制端子并且被配置成：确定晶体管元件的负载条件，向控制端子提供驱动电位，以及根据负载条件调整驱动电位。

Description

具有可调晶体管元件的电路布置
技术领域
本申请的各实施例涉及一种具有可调晶体管元件（特别是具有栅极端子和另一控制端子的晶体管元件）的电路布置以及一种用于驱动晶体管元件的方法。
背景技术
如MOSFET的晶体管元件广泛地用作工业和汽车领域中的电子开关。MOSFET可以在高开关频率下操作并且较之继电器具有小尺寸。
然而，当MOSFET操作时出现损耗。这些损耗主要包括（a）欧姆损耗和（b）电容损耗并且如下出现：
（a）尽管MOSFET可以在高开关频率下操作，但是它们不是突然地接通或断开，而是在接通状态和断开状态之间逐渐地改变，在接通状态下MOSFET的欧姆电阻采取其最小值，而在断开状态下MOSFET阻挡并且防止电流流动。MOSFET的欧姆电阻的最小值还被称为接通电阻。当MOSFET处于其接通状态时出现欧姆损耗并且欧姆损耗归因于MOSFET的接通电阻。当MOSFET将其操作状态从接通状态改变为断开状态，或者反之时，在这些转变阶段期间额外地出现开关损耗。在许多应用中，开关损耗在低负载电流下支配总MOSFET损耗。
（b）此外，MOSFET包括依赖电压的输出电容（通常称为COSS），该COSS通常包括MOSFET的漏极和源极端子之间的漏极-源极电容CDS以及MOSFET的栅极和漏极端子之间的栅极-漏极电容CGD。当MOSFET从接通状态转变到断开状态时，对输出电容充电，即能量存储在输出电容中；当MOSFET从断开状态转变到接通状态时，输出电容被放电。作为输出电容中存储的能量的输出能量EOSS主要取决于当MOSFET处于其断开状态时跨越漏极-源极路径的电压并且取决于输出电容的电容值。输出电容中存储的能量定义了MOSFET的电容损耗。在许多应用中，电容损耗支配典型负载条件下的开关损耗。
欧姆损耗与负载电流的平方成比例，而电容损耗不取决于负载电流。因此，根据具体的负载条件，欧姆损耗或电容损耗可能占优势。例如，当连接到MOSFET的负载汲取低负载电流，使得低电流在MOSFET的接通状态下流过MOSFET时，电容损耗可能主要确定整体损耗。然而，当负载汲取高负载电流时，转变阶段期间的开关损耗和欧姆损耗可能主要确定整体损耗。转变阶段期间的开关损耗和电容损耗与器件的开关频率成正比。
此外，作为输出电容中存储的电荷的输出电荷QOSS对于一些应用是重要的。例如，低负载电流下的MOSFET的断开延迟时间由输出电荷支配。这是在晶体管完全断开之前必须存储在输出电容中的电荷。该输出电荷由负载电流提供。因此，断开延迟时间与减少的负载电流成反比地增加。
因此，需要提供一种具有晶体管元件特别是MOSFET的电路布置，其中根据负载条件，可以使损耗和断开延迟时间最小化。
发明内容
第一方面涉及一种电路布置，其包括晶体管布置，该晶体管布置包括多个即n个晶体管，其中n≥2，每个晶体管具有栅极端子以及源极和漏极端子之间的负载路径，并且n个晶体管中的m个晶体管具有控制端子，其中m≤n并且m≥1。每个晶体管的控制端子被配置成接收调整晶体管的激活状态的控制信号。多个即n个晶体管的负载路径并联连接，形成晶体管布置的负载路径。驱动电路被配置成：与多个晶体管中的其他晶体管无关地、将包括控制端子的m个晶体管的激活状态调整到第一和第二激活状态之一；确定晶体管布置的负载条件；并且根据负载条件，选择k个晶体管和m-k个晶体管，其中k≥0，驱动所述k个晶体管以采取第一激活状态，并且驱动所述m-k个晶体管以采取第二激活状态。
第二方面涉及一种开关转换器，其包括：输入端子，用于施加输入电压；输出端子，用于提供输出电压；整流器-电感器布置，耦接在输入端子和输出端子之间；以及控制电路，配置成接收取决于输出电压的输出电压信号、提供驱动信号并且采取至少两个不同的操作模式之一。晶体管布置包括多个即n个晶体管，其中n≥2，每个晶体管包括栅极端子以及源极和漏极端子之间的负载路径，并且n个晶体管中的至少m个晶体管包括控制端子，其中m≤n并且m≥1，其中m个晶体管中的每个的控制端子被配置成接收调整晶体管的激活状态的控制信号，并且其中多个即n个晶体管的负载路径并联连接，形成晶体管布置的负载路径。驱动电路被配置成：与多个晶体管中的其他晶体管无关地、将包括控制端子的m个晶体管的激活状态调整到第一和第二激活状态之一；确定晶体管布置的负载条件；并且根据控制电路的操作模式，选择k个晶体管和m-k个晶体管，其中k≥0，驱动所述k个晶体管以采取第一激活状态，并且驱动所述m-k个晶体管以采取第二激活状态。本领域技术人员在阅读以下详细描述之后并且在查看附图之后将认识到另外的特征和优点。
附图说明
现在将参照附图说明示例。附图用于图示基本原理，使得仅图示对理解基本原理所需的方面。附图未依比例绘制。在附图中相同的附图标记表示同样的特征。
图1示出了图示用于开关负载电流的晶体管元件的使用的电路布置；
图2示意性地图示了晶体管元件的输出电容的电压依赖关系；
图3示意性地图示了具有依赖电压的输出电容的晶体管元件的第一实施例；
图4示意性地图示了取决于控制端子处的驱动电位并且取决于跨越晶体管的负载路径的电压的、根据图3的晶体管元件的输出电容中存储的能量；
图5示意性地图示了具有依赖电压的输出电容的晶体管元件的第二实施例；
图6示意性地图示了具有依赖电压的输出电容的晶体管元件的第三实施例；
图7图示了包括具有多个晶体管的晶体管布置并且具有驱动电路的电路布置的第一实施例；
图8图示了包括具有多个晶体管的晶体管布置并且具有驱动电路的电路布置的第二实施例；
图9图示了包括具有多个晶体管的晶体管布置并且具有驱动电路的电路布置的第三实施例；
图10详细地图示了驱动电路的实施例；
图11图示了在驱动器电路中实现的负载检测电路的第一实施例；
图12包括图12A和12B，图示了根据第一实施例的驱动电路的操作原理；
图13图示了在驱动器电路中实现的负载检测电路的第二实施例；
图14图示了根据第二实施例的驱动电路的操作原理；
图15图示了其中实现两个晶体管的晶体管单元的半导体本体的横截面视图；
图16图示了包括作为开关的晶体管布置的开关转换器的实施例；
图17图示了突发模式下的开关转换器的操作原理；
图18图示了具有依赖电压的输出电容的IGBT的实施例。
具体实施方式
为了易于更好地理解下面将进一步说明的实施例，将参照图1说明将晶体管元件用作电子开关。图1示出了具有晶体管元件10的电路图，晶体管元件10充当开关通过负载Z的电流的电子开关。在图1的示例中被实现为MOSFET的晶体管元件10包括栅极端子G和负载路径，栅极端子G被配置成从驱动电路20接收驱动信号S10。负载路径还可以被称为内部负载路径，在晶体管内在漏极和源极端子D、S之间延伸。负载路径D-S与负载Z串联连接，其中具有晶体管1和负载Z的串联电路连接在第一和第二供电电位V+、GND的端子之间。负载Z可以是诸如例如灯丝灯泡的电阻负载、诸如线圈的电感负载、变压器或感应电机、或者电容负载。
晶体管10可以由驱动电路20接通和断开，驱动电路20在晶体管10的栅极端子G处生成适当的驱动信号S10。驱动信号例如是脉宽调制（PWM）信号。这是公知的，使得在这一点上不需要进一步的说明。
当MOSFET接通时，即当MOSFET处于其接通状态时，负载电流ID流过负载Z和晶体管10的负载路径，其中负载电流ID的幅值主要由第一和第二供电电位V+、GND的端子之间存在的供电电压以及负载Z的特性限定。当晶体管10处于其接通状态时，在晶体管10中出现欧姆损耗。这些损耗由晶体管10的接通电阻以及流过晶体管10的负载电流ID产生。当MOSFET使其操作状态从接通状态变为断开状态时，即当MOSFET断开时，或者反之时，损耗在短时间间隔中增加。这归因于在接通状态和断开状态之间的转变阶段中的、晶体管10的负载端子D、S处的高电流和高电压的同时存在。
晶体管元件，特别是MOSFET，包括输出电容，其在漏极和源极端子之间以及漏极和栅极端子之间有效并且通常包括漏极和源极端子D、S之间的漏极-源极电容CDS以及栅极和漏极端子之间的栅极-漏极电容CGD。在图1中，示意性图示了漏极-源极电容CDS。应当注意在这一点上，漏极-源极电容和漏极-栅极电容可以被视为在小信号等效电路图中并联连接。输出电容的电容值COSS取决于晶体管的漏极和源极端子D、S之间的电压。在图2中示意性图示了该电容值COSS对漏极和源极端子D、S之间的电压VDS的依赖关系。
当晶体管10断开并且跨越晶体管10的负载路径的电压VDS增加时，对输出电容充电，即能量存储在输出电容中。等效地，当MOSFET接通时，输出电容被放电。当MOSFET断开时对输出电容充电以及当MOSFET接通时使输出电容放电引起了损耗，这将在下文中被称为电容损耗。
当晶体管元件10在开关模式下操作时，即当晶体管元件10循环地接通和断开时出现的损耗包括欧姆损耗、转变阶段期间的开关损耗以及电容损耗。这些损耗中的哪个损耗占优势取决于晶体管元件10的负载条件。晶体管元件10的负载条件主要由在晶体管10的接通状态下流过晶体管10的负载电流ID限定，但是也由晶体管10接通和断开的开关频率限定。
电容损耗取决于当晶体管10断开时存储在输出电容中的能量。该能量取决于输出电容的电容值COSS以及当晶体管处于其断开状态时的跨越晶体管10的负载路径的最大电压。
存在如下晶体管元件，其中输出电容的电容值COSS取决于跨越晶体管的负载路径的电压。图2示意性地图示了输出电容值COSS对跨越晶体管的电压的这种电压依赖关系。在图2中，COSS表示输出电容值，并且VDS表示晶体管的漏极和源极端子D、S之间的电压。如可从图2所见，存在如下电压VDS0，当电压VDS增加时输出电容值COSS在电压VDS0处明显减少。
电压VDS0可以取决于若干因素。在图2中，除了其中输出电容值COSS在VDS0处迅速减少之外，示出了两个另外的曲线，其中电容值分别在比VDS0高的电压处迅速减少以及在比VDS0低的电压处迅速减少。VDS0电压可以取决于在低源极-漏极电压VDS处出现的最大电容值。根据一个实施例，VDS0电压随着减少的最大电容值COSS而减少。
输出电容中存储的能量EOSS由下式给出：
（1a）。
其中VDSon是当晶体管10处于其接通状态时跨越负载路径的电压，并且VDSoff是当晶体管10处于其断开状态时跨越负载路径的电压。COSS(VDS)是取决于电压VDS的输出电容值。由于在晶体管的接通状态下跨越晶体管10的电压VDSon通常非常低并且明显比断开状态下的电压VDSoff低，因此式（1a）可以被简化成
（1b）。
分别从图2并且从式（1a）或（1b）可见，通过减少输出电容值COSS减少时的电压值VDS0以及通过减少低VDS处的平稳值（即最大电容值），可以减少输出电容中存储的能量EOSS以及因而减少电容损耗。
现在将参照图3、5和6说明具有依赖电压的输出电容的并且其中可以调整输出电容的电压依赖关系的晶体管元件的三个实施例。应当注意，图3、5和6仅示意性地图示了具有依赖电压的输出电容的三种不同类型的晶体管元件。图3、5和6中图示的晶体管元件可以通过许多不同的方式进行修改。此外，存在可以与这里描述的实施例结合使用的、具有依赖电压的输出电容的其他类型的晶体管元件。
图3中图示的晶体管元件1被实现为MOSFET并且包括连接到源极端子S的源极区13以及连接到漏极端子D的漏极区17。MOSFET进一步包括漂移区11和本体区12。本体区12布置在源极区13和漂移区11之间，并且漂移区11布置在本体区12和漏极区17之间。源极区13、本体区12、漂移区11和漏极区17集成在半导体本体100中。根据图3的MOSFET被实现为竖直MOSFET，这是其中源极区13和漏极区17被布置成在半导体本体100的竖直方向上彼此远离的MOSFET。在该情况下，当MOSFET处于其接通状态时，电流基本上在竖直方向上流过半导体本体100。然而，将MOSFET实现为竖直MOSFET仅是示例。下面说明的基本原理还适用于其中源极和漏极区被布置成在半导体本体的横向方向上彼此远离的横向MOSFET。
源极区13和本体区12均连接到源极电极14，源极电极14连接到源极端子S。这是MOSFET中的常见实践。
MOSFET进一步包括连接到栅极端子G的栅极电极15。栅极电极15被布置成与本体区17相邻。栅极电介质16布置在栅极电极15和本体区12之间。通过公知方式，栅极电极15用于控制源极区13和漂移区11之间的本体区12中的第一传导沟道。在图3中图示的实施例中，栅极电极是槽电极，即栅极电极15布置在半导体本体100的槽中。然而，这仅是示例。栅极电极15还可以被实现为半导体本体100顶部上的平面电极。
当施加到栅极端子G的电位适用于生成沿本体区12中的栅极电介质16的第一传导沟道时，MOSFET处于其接通状态，而当在栅极端子15处不存在用于生成沿栅极电介质16的传导沟道的适当驱动电位时，MOSFET处于其断开状态。
MOSFET可以被实现为增强MOSFET。在该情况下，本体区12与源极区13互补掺杂。在该情况下由栅极电极15控制的本体区12中生成的第一传导沟道是反型沟道。此外，MOSFET可以被实现为n型或p型MOSFET。在n型MOSFET中，源极区13和漏极区17被n掺杂，而在p型MOSFET中，源极区13和漏极区17被p掺杂。
根据图3的MOSFET进一步包括漂移控制区21，其被布置成与漂移区11相邻并且通过漂移控制区电介质31与漂移区11介电绝缘。漂移控制区21包括单晶半导体材料并且用于当MOSFET处于其接通状态时沿漂移控制区电介质31在漂移区11中生成第二传导沟道。该传导沟道有助于减少MOSFET的接通电阻。当MOSFET处于其接通状态时，漂移区11中的负载电流主要沿漂移控制区电介质31流过第二传导沟道。如在传统的MOSFET中的那样，漂移区11的掺杂类型可以与源极和漏极区13、17的掺杂类型对应。在该情况下，沿漂移控制区电介质31的传导沟道是积累沟道。
然而，不同于传统的MOSFET，漂移区11还可以部分地或完全地与源极和漏极区13、17互补掺杂。当栅极电介质16和漂移控制区电介质31被布置成在水平方向上彼此远离，使得本体区12中的传导沟道和沿漂移控制区电介质31的传导沟道被布置成在水平方向上彼此远离时，漂移区11应包括至少一个如下部分，其具有与源极区13相同的掺杂类型并且从栅极电介质16处的第一沟道区延伸到漂移控制区电介质31处的第二沟道区。
漂移控制区21的掺杂类型可以与漂移区11的掺杂类型对应，并且可以与漂移区11的掺杂类型互补。此外，漂移区11可以通过两个不同掺杂的部分实现，其中一个部分具有漂移控制区的掺杂类型并且另一个部分被互补掺杂。
为了沿漂移控制区电介质31在漂移区11中生成第二传导沟道，在其中第二传导沟道具有电子沟道的n型元件中需要相对于漂移区11的电位或者相对于漏极区17的电位的漂移控制区21的正电位。对于n型元件，当漂移区11被n掺杂时第二传导沟道是积累沟道，而当漂移区11被p掺杂时第二传导沟道是反型沟道。漂移控制区21耦接到控制端子G2，可以在该控制端子G2处向漂移区21提供为生成漂移区11中的传导沟道所需的驱动电位G2。可选地，如电容器的电容储存元件43可以连接在控制端子G2和源极端子S之间。当在n型MOSFET中漂移控制区21被n掺杂时，p型半导体区22可以布置在控制端子G2和漂移区21之间。该p型区22递送正电荷载流子（空穴），需要该正电荷载流子以将漂移区21充电到为沿漂移控制区电介质31在漂移区11中生成第二传导沟道所需的正电位。
尽管MOSFET的栅极端子G处的电位根据MOSFET的期望操作状态（接通状态或断开状态）而变化，但是控制端子G2处的电位可以在开关周期上或者在许多个连续的开关周期上保持恒定。控制端子G2处的该电位可以相对于源极端子S处的电位恒定。
控制端子G2处的电位还可以根据电容43以及介电层31的深度和厚度，在MOSFET的接通状态和断开状态下采取不同的值。在该情况下，提供给控制端子G2的驱动电位可以，例如仅在断开状态的一部分期间或者仅在接通状态的一部分期间，例如通过在该时间期间对漂移控制区21进行充电或放电来提供。剩余时间期间的控制端子G2处的电位则由诸如电容43以及介电层31的深度和厚度的晶体管布局来确定。这在下文中将再次进一步说明。
当MOSFET断开时，即当沿栅极电介质16的传导沟道中断时，并且当在漏极和源极端子之间施加电压（n型MOSFET中的漏极端子处的正电压以及p型MOSFET中的负电压）时，耗尽区在漂移区11中扩展。该耗尽区或者与耗尽区相关联的电场还使得漂移控制区21耗尽电荷载流子，并且沿漂移控制区电介质31的第二传导沟道中断。
参照图3，漂移控制区21经由如二极管的整流器元件23耦接到漏极端子D。整流器元件23被偏置为使得漂移控制区21的电位可以增加到漏极端子D的电位以上。在元件1的断开状态期间，整流器元件23被正向偏置并且二极管23所连接的漂移控制区21的这个区处的电位固定在漏极端子D的电位减去整流器元件23的正向压降。可选地，漂移控制区21包括二极管23所连接的较高掺杂的接触区25。因此，整流器元件23有助于防止当元件1处于其断开状态时的漂移区21中的热生成电荷载流子的积累。
前文已针对n型MOSFET说明的操作原理还适用于p型MOSFET，其中在p型MOSFET中各个半导体区具有互补掺杂类型，电压具有相反的极性，并且如二极管的依赖极性的元件的端子互换。
根据图3的MOSFET具有带有输出电容值COSS的输出电容，该输出电容值具有根据图2的特性并且当电压达到阈值VDS0时明显减少。其中输出电容值COSS对于阈值VDS0以下的电压具有高的值并且对于阈值VDS0以上的电压具有较低的值的、图2中图示的特性等效于如下事实：对于给定的电压值VDS，较之在较高电压，即高于阈值电压VDS0的电压处，在低于阈值VDS0的电压处，必须向晶体管的负载路径提供较高的电荷以增加跨越负载路径的电压。较低电压处的电容值可以高达较高电压处的电容值的100倍至1000倍。因此，在较低电压处，用于增加VDS的电压的电荷是较高电压处所需的电荷的100倍至1000倍。图3中所图示类型的MOSFET可以被设计成具有介于50V和2000V（2kV）之间的击穿电压。对于这些MOSFET，输出电容减少所处的电压VDS0例如介于5V和50V之间。
现在说明引起所说明的根据图3的MOSFET中的输出电容值的电压依赖关系的机制。当MOSFET处于其接通状态时，电荷载流子沿漂移控制区电介质31在漂移区11中积累，其中这些电荷载流子在漂移区11中形成积累或反型沟道。这些积累的电荷超过漂移区11的背景电荷（由基本掺杂产生）并且在n沟道晶体管的情况下包括电子。数量相同的相反类型的电荷在漂移控制区21中建立积累或反型沟道。这两种积累的电荷量位于漂移控制区电介质31两侧。在接通状态下在漏极17与一侧的漂移区11和另一侧的漂移控制区21之间存在具有巨大电容CDDCR的电容器。漂移控制区电介质31形成了该电容器的电容器电介质。该电容器与连接到控制端子G2的电压源（图3中未示出）以及源极端子S和/或连接在漂移控制区21和源极端子S之间的可选电容器43串联。具有电容CDDCR的电容器对漏极-源极电容CDS有明显的贡献，并且因此对输出电容COSS有明显的贡献。当MOSFET断开时，即当沿栅极电介质16的沟道中断时，在跨越漂移区11的电压以及因此漏极和源极端子D、S之间的电压能够明显增加之前，必须从漂移区11去除沿漂移控制区电介质31积累的这些过量电荷。当沿漂移控制区电介质31积累的电荷已被去除时，耗尽区在漂移区11中扩展并且跨域漂移区11的电压增加。在接通状态和断开状态之间的转变中的漏极-源极电压VDS达到漂移控制区21的初始电压，即控制端子G2处的电压时，在漂移控制区电介质31两侧的积累电荷消失并且因此由积累电荷建立的电容器CDDCR消失。电容CDDCR减少的斜率是陡峭的并且在图2中所示的接近于漂移控制区21的初始电压VG2的电压VDS0处出现。当耗尽区在漂移区11中扩展时，电荷载流子也存储在漂移区11中，然而，针对给定的电压差VDS增加电压VDS所需的电荷载流子量明显低于当电荷载流子仍沿漂移控制区电介质31积累时增加电压VDS所需的电荷载流子量。因此，在根据图3的MOSFET中，输出电容值COSS明显减少的电压VDS0（参见图2）是如下电压，在该电压处沿漂移控制区电介质31积累的电荷载流子已被去除并且在该电压处耗尽区开始在漂移区11中扩展。
输出电容值COSS减少即漂移区11中积累的电荷载流子已被去除的阈值电压VDS0、以及在低漏极-源极电压VDS处出现的输出电容值COSS的最大值取决于施加到漂移控制区21的驱动电位VG2，其中当施加到漂移控制区21的电位增加时阈值电压VDS0增加。换言之，沿漂移控制区电介质31积累的电荷载流子量随着漂移控制区21的增加的电位VG2而增加。
在图3中所图示类型的MOSFET中，驱动电位VG2可以由连接到控制端子G2的驱动电路（图3中未示出）提供。当控制电极G2处的电位VG2由具有低内阻抗的驱动电路40提供时，COSS减少的斜率极为陡峭并且恰好出现在图2中所示的电压VDS0处。在该情况下，控制端子G2处的电位大致恒定，当晶体管转变到断开状态时从漂移控制区21去除的电荷流到驱动电路40中并且当晶体管再次接通时由驱动电路40再次提供这些电荷。
当控制端子处的电位VG2由具有较高内阻抗的驱动电路（图3中未示出）40提供时，如图3的电容器43的附加电容器可以连接在漂移控制区21或端子G2与例如晶体管的源极电极S之间。该电容器43可以是驱动电路40的一部分。当驱动电路40具有较高阻抗时，来自漂移控制区21的电荷不能流回或者不能完全流回到驱动电路40中。在该情况下，沿漂移控制区电介质31的积累电荷的减少导致电容器43的电荷增加，导致跨越电容器43的端子的电压增加并且最终导致端子G2处的电位增加。端子G2处的增加的电压以使VDS0也增加的方式影响电压VDS0。通过调整电容43以及连接到控制端子G2的驱动电路40的内阻抗，可以调整电容值COSS随增加的VDS而减少的斜率。
当晶体管从接通状态转变到断开状态或者反之时，控制端子G2处的电位VG2可以变化，其中接通状态和断开状态下的电位之间的电位差或电位摇摆可以取决于提供驱动电位VG2的驱动电路40的内阻抗以及电容43的电容值。当在晶体管转变到断开状态时从漂移控制区21去除的电荷未被驱动电路完全吸收，而是缓冲在电容43中直至晶体管1再次接通时，该电位摇摆自动地出现。
在驱动电位VG2被生成为使得能够在包括接通状态和断开状态的一个开关周期期间出现电位摇摆的情况下，仅在接通状态期间或者断开状态期间，或者甚至仅在接通状态的一部分或者断开状态的一部分期间，执行通过驱动电路40改变驱动电位VG2。否则，可能出现控制驱动电位VG2的稳定性问题。为了仅在接通状态或者断开状态期间，或者甚至仅在接通状态或者断开状态的一部分期间调整驱动电位VG2，驱动电路40例如被配置成仅在这些要调整驱动电位的时间期间具有低输出阻抗，并且在其他时间具有高输出阻抗。高输出阻抗允许控制端子G2处的电位在没有加载驱动电路40的情况下摇摆。驱动电路40在其具有低输出阻抗的那些时间期间施加到控制端子G2的驱动电位可以在开关周期期间或者甚至在多个开关周期期间保持恒定，以便避免驱动损耗。该电位仅根据负载条件进行适配。
因此，在根据图3的MOSFET中，当MOSFET断开时在输出电容中充电的电荷以及在输出电容中存储的电能EOSS因此取决于漂移控制区21的电位。图4示出了针对根据图3的MOSFET获得的仿真结果，其中在图4中示出了取决于当断开晶体管时晶体管的端子处的最大漏极-源极电压的、输出电容中存储的电能EOSS。针对漂移控制区21的三个不同的电位（在本示例中是VG2,1=13V、VG2,2=10V和VG2,3=7V）图示了能量EOSS。在本示例中，当漂移控制区21的电位VG2从13V减少到7V时，输出电容中存储的电能在最高电压VDS处减少约50%。尽管减少的EOSS有利于电容损耗，但是当VG2从13V减少到7V时MOSFET的接通电阻（RDSon）增加。然而，当MOSFET在低负载条件下开关时，这是可忽略的。接通电阻是当MOSFET处于其接通状态时漏极和源极端子D、S之间的电阻。
根据具体的器件，VDS0可以是零或负的。在该情况下，驱动电位VG2可以是零或负的。
图5图示了具有依赖电压的输出电容值COSS的MOSFET的另一实施例。代替与漂移区11相邻的漂移控制区21，该MOSFET包括场电极51。场电极51包括例如金属或高度掺杂的多晶半导体材料，如多晶硅。场电极51被布置成与漂移区11相邻并且通过场电极电介质52与漂移区11介电绝缘。场电极52连接到控制端子G2。在图5中所图示的实施例中，场电极51被布置在栅极电极15下，其中栅极电极15和场电极51被布置在半导体本体100的公共槽中并且彼此介电绝缘。然而，将栅极电极15和场电极51布置在相同槽中仅是示例。场电极51还可以布置在分离的槽中。此外，场电极51可以被实现为布置在半导体本体100上的平面电极。图5中所图示的MOSFET被实现为竖直晶体管。然而，MOSFET也可以被实现为横向晶体管。此外，将栅极电极15布置在槽中仅是示例。栅极电极15也可以被实现为半导体本体100的表面上的平面电极。这还适用于根据图3的MOSFET。
如同根据图3的MOSFET，根据图5的MOSFET可以被实现为增强MOSFET。在该情况下本体区12与源极区13和漏极区17互补掺杂。MOSFET可以被实现为n型MOSFET或p型MOSFET。在n型MOSFET中，源极和漏极区13、17以及漂移区11被n掺杂，而在p型MOSFET中，源极区13、漏极区17以及漂移区11被p掺杂。现在参照n-MOSFET说明根据图5的MOSFET的操作原理。然而，该操作原理对于p型MOSFET也有效，其中在该情况下各个半导体区的掺杂类型与n-MOSFET的掺杂类型互补，并且电压的极性具有相反的符号。
当MOSFET处于操作时，可以将固定的驱动电位或驱动电压施加到控制端子G2。该驱动电压VG2例如是相对于源极端子S的电位的电压。MOSFET的操作状态由栅极端子G处的电位限定，其中该电位根据期望的MOSFET的操作状态（接通状态或断开状态）而变化。在n型MOSFET中，控制端子G2处的驱动电压VG2例如是正电压。当MOSFET处于其接通状态时，栅极电极15沿本体区12中的栅极电介质16生成第一传导沟道。在增强MOSFET中，该传导沟道是反型沟道。此外，场电极51可以在漂移区11中沿场电极电介质52生成作为积累沟道的第二传导沟道以进一步减少典型低欧姆漂移区11的电阻。
当MOSFET断开并且沿栅极电介质16的第一传导沟道中断时，机制与根据图3的MOSFET中的相同，即在耗尽区在漂移区11中扩展之前，必须去除形成漂移区11中的第二传导沟道的电荷载流子。在根据图5的MOSFET中，形成第二传导沟道的电荷载流子沿场板电介质52积累。不同于其中当耗尽区在漂移区11中扩展时漂移控制区21的电位增加的根据图3的MOSFET，当MOSFET处于其断开状态时场电极51可以保持在驱动电位VG2。在该操作状态下场电极51部分地“补偿”漂移区11中的掺杂剂电荷，使得漂移区11的给定掺杂剂浓度处的场电极51有助于增加元件的电压阻挡能力。
如图3的器件中的那样，电容43（以虚线图示）可以连接到控制端子G2并且特别地连接在控制端子G2和源极端子S之间。在该情况下，控制端子G2处的电位也可以根据电容43以及介电层52的深度和厚度，在MOSFET的接通状态和断开状态下具有不同的值。例如可以仅在断开状态的一部分期间或者仅在接通状态的一部分期间，通过例如在该时间期间对漂移控制区进行充电或放电，来提供向控制端子G2提供的驱动电位。剩余时间期间的控制端子处的电位则由诸如电容43以及介电层52的深度和厚度的晶体管布局确定。电容43可以是外部电容或者可以集成在半导体本体100内。
如根据图3的MOSFET中的那样，输出电容中存储的电能随着控制端子G2处的增加的驱动电位VG2而增加。
图6图示了具有依赖电压的输出电容值COSS的MOSFET的另一实施例。该MOSFET被实现为所谓的“超结MOSFET”，并且代替如图3的元件中的与漂移区11相邻的漂移控制区21，包括漂移区11中的补偿区61。补偿区61与漂移区11互补掺杂，其中在补偿区61和漂移区11之间形成pn结。
补偿区61与本体区12分离并且连接到控制端子G2。在该背景下“分离”意味着补偿区61不与本体区12邻接。这允许补偿区61采取与本体区12不同的电位。在图6中所图示的实施例中，漂移区11的一部分布置在补偿区61和本体区12之间。然而，也可以使用如介电层的用于分离补偿区61和本体区12的其他装置。
在n型MOSFET中，在控制端子G2处施加的驱动电位VG2相对于源极电位是负的（包括零），而在p型MOSFET中，驱动电位VG2相对于源极电位是正的（包括零）。
图6中图示的MOSFET被实现为竖直槽晶体管。在该类型的晶体管中，源极区13和漏极区17被布置成在半导体100的竖直方向上彼此远离，并且栅极电极15被布置在半导体本体100的槽中。然而，晶体管也还可以被实现为横向晶体管。此外，将栅极电极15布置在槽中仅是示例。栅极电极15也可以被实现为半导体本体100的表面上的平面电极（未示出）。
如同根据图3和5的MOSFET，根据图6的MOSFET可以被实现为增强MOSFET。在该情况下本体区12与源极区13和漏极区17互补掺杂。MOSFET可以被实现为n型MOSFET或p型MOSFET。在n型MOSFET中，源极和漏极区13、17以及漂移区11被n掺杂，而在p型MOSFET中，源极区13、漏极区17以及漂移区11被p掺杂。
现在参照n-MOSFET说明根据图6的MOSFET的操作原理。然而，该操作原理对于p型MOSFET也有效，其中在该情况下各个半导体区的掺杂类型与n-MOSFET的掺杂类型互补，并且电压的极性具有相反的符号。
当MOSFET处于操作时，可以将固定的驱动电位或驱动电压施加到控制端子G2。该驱动电压VG2例如是相对于源极端子S的电位的电压。MOSFET的操作状态由栅极端子G处的电位限定，其中该电位根据期望的MOSFET的操作状态（接通状态或断开状态）而变化。在n型MOSFET中，控制端子G2处的驱动电压VG2例如是负电压。当MOSFET处于其接通状态时，栅极电极15沿本体区12中的栅极电介质16生成传导沟道，使得电荷载流子（在n型MOSFET中是电子）可以从源极区13经由本体区12中的传导沟道和漂移区11流到漏极区17。在增强MOSFET中，本体区12中的传导沟道是反型沟道。
当MOSFET断开并且沿栅极电介质16的传导沟道中断时，耗尽区在漂移区11中传播，其在本体区12和漂移区11之间的pn结处开始并且在补偿区61和漂移区11之间的pn结处开始。在断开状态下漂移区中的大部分掺杂剂（具有掺杂电荷）被补偿区61中的互补掺杂剂“补偿”。在不减少电压阻挡能力的情况下较之传统（非超结）元件，该机制允许在漂移区11中提供较高的掺杂浓度，导致较低的接通电阻。然而，补偿区的存在导致了输出电容较之传统元件的增加。
在图6的元件中，可以通过适当地调整驱动电位VG2来减少输出电容。在n型（p型）晶体管中输出电容随着负（正）驱动电位的增加的绝对值而减少。然而，施加不同于零的驱动电位VG2具有如下效果：在补偿区61和漂移区11之间永久地存在耗尽区，其中该耗尽区的宽度随着驱动电位VG2的增加的绝对值而增加。然而，该耗尽区部分地“夹断”漂移区11，这意味着其中电荷载流子可以流动的漂移区11中的沟道的宽度减少。这导致了晶体管的接通电阻的增加。
参照针对图3至6并且特别地针对图4提供的说明，当控制端子G2处的驱动电位VG2的绝对值减少时，根据图3和5的晶体管的输出电容中存储的电能减少。然而，当控制端子G2处的驱动电位减少时，由驱动电位VG2控制的第二传导沟道的性能减少。当第二传导沟道的性能减少时，接通状态期间的欧姆损耗增加。
在图6的元件中，当控制端子G2处的驱动电位VG2的绝对值增加时，输出电容中存储的电能减少。然而，当控制端子G2处的驱动电位增加时，漂移区11中的沟道被部分地夹断，导致接通状态下的欧姆损耗的增加。
根据图3、5和6的晶体管可以通过多个相同的结构实现，这些相同的结构被共同称为晶体管单元。在图3、5和6中，仅图示了一个晶体管单元。在具有多个晶体管单元的晶体管中，通过将各个单元的源极区13连接到公共源极电极、将各个单元的栅极电极15连接到公共栅极端子、将各个单元的漏极和漂移区17、11连接到公共漏极端子并且将漂移控制区21（参见图3）、场电极51（参见图5）或者补偿区61（参见图8）连接到公共控制端子G2，并联连接这些晶体管单元。
参照前文已针对图3、5和6说明的内容，存在欧姆损耗和电容损耗之间的权衡，其中该权衡取决于晶体管的负载条件。负载条件例如由流过处于接通状态的晶体管的负载电流和/或由操作晶体管的开关频率限定。例如，当负载电流高时，期望减少接通电阻以便减少欧姆损耗，即使这导致总开关损耗的小的增加。尽管电容损耗与电流无关，但是接通期间和/或断开期间的转变阶段中的开关损耗在高负载电流处增加。欧姆损耗主要支配高负载电流处的整体损耗，因为它们随负载电流的平方增加。然而，在低负载电流处，期望通过减少在每个开关周期处存储在输出电容中的能量来减少电容损耗，因为在低负载电流处电容损耗主要支配整体损耗。当开关频率低时，期望减少欧姆损耗，因为在低开关频率处欧姆损耗主要支配整体损耗。
接下来参照图7说明鉴于损耗可以在最优操作点处操作的用于开关电负载的电路布置。该电路布置包括具有多个即n个晶体管11,1n（其中n≥2）的晶体管布置70。每个晶体管具有漏极端子D1,Dn和源极端子S1,Sn之间的负载路径以及栅极端子G1,Gn。晶体管11,1n中的至少n-1个晶体管具有控制端子G21,G2n，其中在图7中所图示的实施例中，每个晶体管11,1n具有控制端子G21,G2n。至少两个晶体管11,1n的负载路径彼此并联连接，并且它们的负载路径连接在晶体管布置70的负载端子71、72之间。
晶体管布置70可操作充当电负载Z（以虚线图示）的电子开关。为此，晶体管布置70可以与负载串联连接，其中具有负载Z和晶体管布置的串联电路可以连接在正供电电位V+的端子和负供电电位或参考电位（诸如地GND）的端子之间。在图7中所图示的实施例中，晶体管布置70和负载Z被连接以形成低侧配置，这意味着晶体管布置70连接在负载Z和负供电电位GND的端子之间。然而，这仅是示例。晶体管布置70和负载还可以被连接以形成高侧配置，其中晶体管布置70连接在负载Z和正供电电位V+的端子之间。
晶体管布置70的晶体管11,1n可以根据参照图3、5和6说明的原理之一实现。然而，也可以使用除了栅极端子之外包括被配置成调整输出电容的电压依赖关系的控制端子的任何其他类型的晶体管。
参照图7，该电路布置进一步包括驱动电路40，其耦接到晶体管11,1n的栅极端子G1,G2和控制端子G21,G22。在图7中所图示的实施例中，驱动电路40提供在晶体管11,1n的栅极端子G1,Gn处接收的公共驱动信号S1，并且提供各个控制信号S21,S2n，其中这些控制信号S21,S2n中的每个在晶体管11,1n中的一个的控制端子处接收。这些控制信号与参照图3、5和6说明的驱动电位VG2对应并且用于调整相应的晶体管的输出电容的电压依赖关系。在图7的电路中，第一控制信号S21影响第一晶体管11的输出电容的电压依赖关系，而第二控制信号S22影响第二晶体管1n的输出电容的电压依赖关系。
具有n=2个晶体管的晶体管布置仅是示例。根据具体应用，任何数目的n个晶体管可以并联连接。由控制电路40提供的控制信号的数目可以对应于晶体管的数目，使得每个晶体管11,1n接收控制信号G21,G2n。然而，还可以提供比晶体管少的控制信号。在该情况下，仅一些晶体管，即接收控制信号的那些晶体管，可以在第一和第二激活状态之间切换。
晶体管11,1n可以由驱动信号S1以传统的方式接通和断开。当驱动信号S1采取接通电平时晶体管11,1n接通，并且其中当驱动信号S1采取断开电平时晶体管11,1n断开。当晶体管是n型晶体管时，接通电平对应于相对于源极电位的正电压，而断开电平对应于相对于源极电位的零或负电压。在p型晶体管中，接通电平对应于负电压而断开电平为零或正电压。
此外，在图7中所图示的实施例中，每个晶体管11,1n具有激活状态，相应的控制信号S21,S2n可以调整这些激活状态。驱动电路40被配置成将每个晶体管11,1n的激活状态独立地调整到两个不同的状态（即第一激活状态和第二激活状态）之一。这些激活状态被选择为使得第一激活状态下的晶体管11,1n较之在第二激活状态下具有较低的欧姆损耗或者较低的接通电阻。因此，第一激活状态下的电容损耗较之在第二激活状态下为高。可以使用控制信号在第一和第二激活状态之间切换的晶体管的数目可以少于晶体管的总数n。因此m（其中m≤n并且m≥1）可以在第一和第二激活状态之间切换。
在下文中，1i表示当不需要在各个晶体管之间进行区分时多个晶体管11,1n中的一个，并且S2i表示相应的控制信号。调整相应的晶体管1i的第一激活状态的控制信号S2i的信号电平在下文中被称为第一控制信号电平，并且调整晶体管1i的第二激活状态的控制信号S2i的信号电平在下文中被称为第二控制信号电平。第一和第二控制信号电平的绝对值取决于晶体管1i的具体类型。在这一点上，应提及，晶体管11,1n可以是相同类型的晶体管或者可以是不同类型的晶体管。
第一和第二控制信号电平选自适于影响晶体管1i的激活状态的控制信号范围。该信号范围以及第一和第二控制信号电平取决于晶体管的具体类型。例如，假设晶体管1i是具有如图3中所图示的漂移控制区21的n型晶体管。在该情况下，控制信号范围包括正信号电平，如例如0V和20V之间的范围中的信号电平。调整低接通电阻的第一控制信号电平具有比调整较高接通电阻的第二控制信号电平高的信号电平。根据一个实施例，第二控制信号电平是零。
在如图5中图示的具有场板51的n型晶体管中，控制信号范围可以从负信号电平变化到正信号电平，如例如，从-10V变化到10V，其中绝对值取决于元件的电压阻挡能力并且取决于场电极电介质52的厚度。在该情况下，第一控制信号电平比第二控制信号电平更正。根据一个实施例，第一控制信号电平是正电平，而第二控制信号电平是零或负电平。参照图5，控制信号VG2的负信号电平引起场板51周围的漂移区11中的耗尽区，即使在晶体管处于其接通状态时。该耗尽区导致增加的接通电阻。
在如图6中图示的具有补偿区61的晶体管中，控制信号范围可以从负信号电平如-10V变化到零。在该类型的晶体管中，第一控制信号电平比第二控制信号电平更正。根据一个实施例，第一控制信号电平是零，而第二控制信号电平是负电平。
关于控制信号范围以及第一和第二控制信号电平的说明据此适用于p型晶体管，其中在p型晶体管中限定信号范围的信号电平具有较之n型晶体管相反的符号，并且第一信号电平比第二控制信号电平更负。
晶体管布置70具有与并联连接的各个晶体管11,1n的输出电容COSS,1,COSS,n的和对应的输出电容COSS,70。通常：
（2）
其中COSS,i表示并联连接的晶体管1i的输出电容。因此，晶体管布置的输出电容中存储的输出能量EOSS,70是：
（3）
其中EOSS,i表示并联连接的一个晶体管1i中存储的输出能量，其中该能量取决于跨越晶体管布置70的负载路径的电压V70。
此外，晶体管布置70具有接通电阻RON,70，其如下取决于各个晶体管1i的接通电阻RON,i：
（4）。
式（2）至（4）不限于并联连接的n=2个晶体管，而是对于任何多个即n个晶体管有效，其中n≥2。
在并联连接的每个晶体管1i中存在欧姆损耗和电容损耗之间的权衡。通过使处于第一激活状态的晶体管的数目k变化并且使处于第二激活状态的晶体管的数目m-k变化，其中k≤m，可以调整晶体管布置70的欧姆损耗和电容损耗。这里，m是可以在第一和第二激活状态之间切换的晶体管的数目，其中m≤n，这已经在上文中说明。
出于说明目的，假设并联连接的各个晶体管1i相同并且这些晶体管在晶体管1i处于第一激活状态时具有第一接通电阻RON1而在晶体管1i处于第二激活状态时具有第二接通电阻RON2，其中第二接通电阻RON2比第一接通电阻RON1高得多。此外，假设m=n个晶体管可以在第一和第二激活状态之间切换。例如当所有晶体管1i处于第一激活状态时，参照式（4），晶体管布置的接通电阻RON,70是：
（5）。
例如当n个晶体管中的仅一个晶体管处于第一激活状态，而其他n-1个晶体管处于第二激活状态时，参照式（4），晶体管布置的接通电阻RON,70是：
（6a）
其中当第二电阻明显高于第一电阻时，诸如是第一电阻的10倍时，
（6b）。
从式（5）、（6a）和（6b）可见，通过使处于第一激活状态的晶体管的数目变化，可以使晶体管布置70的整体接通电阻RON,70变化。如果各个晶体管1i相同并且在第一激活状态下具有第一接通电阻RON1而在第二激活状态下具有第二接通电阻RON2，其中RON2>>RON1，则通过使处于第一激活状态的晶体管的数目k变化，可以使晶体管布置70的接通电阻RON,70在RON1/n和RON1之间以RON1/n的离散步长变化。
将各个晶体管1i实现为相同仅是示例。各个晶体管可以被实现为使得它们在第一激活状态下具有互相不同的接通电阻并且它们在第二激活状态下具有互相不同的接通电阻。然而，通过使处于第一激活状态的晶体管的数目k变化，可以使晶体管布置70的接通电阻变化。
当第一激活状态下的晶体管的数目k增加以便减少接通电阻RON,70，并且因此以便减少欧姆损耗时，电容损耗增加。由于欧姆损耗和电容损耗取决于负载条件，因此对于每个负载条件存在处于第一激活状态下的晶体管的最优数目k。根据一个实施例，驱动电路40被配置成检测或确定晶体管布置70的负载条件并且根据负载条件选择在第一激活下驱动的晶体管的数目k和在第二激活状态下驱动的晶体管的数目m-k，其中m≤n。
当各个晶体管具有不同的接通电阻时，则不仅处于第一激活状态的晶体管的数目k影响整体接通电阻和电容损耗，而且选择哪个晶体管处于第一激活状态也影响接通电阻和电容损耗。
通过适当地选择各个晶体管的有源面积或尺寸，可以调整第一激活状态下的各个晶体管中的每个晶体管的接通电阻。公知的是，当有源面积增加时，晶体管的接通电阻减少。
晶体管布置70可以包括具有多个相同的晶体管单元的单元阵列。该单元阵列可以被细分成n个晶体管单元群组，其中这些群组中的每个包括至少一个晶体管单元。每个群组的晶体管单元可以并联连接，使得每个群组的晶体管单元形成晶体管布置70的n个晶体管中的一个。这些晶体管中的每个的尺寸取决于该晶体管包括的晶体管单元的数目，并且这些晶体管中的每个的接通电阻与其包括的晶体管的数目大致成比例。因此，通过适当地选择每个晶体管中包括的晶体管单元的数目，可以调整各个晶体管的接通电阻。
根据一个实施例，晶体管布置70包括具有不同尺寸的n个晶体管。根据一个实施例，每个晶体管的尺寸是a·pi，其中i选自包括从0到n-1的整数的区间，即i∈[0,n-1]。n个晶体管中的最小一个的尺寸是a（=a·p0），其在下文中将被称为“基本尺寸”。n个晶体管中的每个的尺寸是该基本尺寸的倍数，其中最大的一个晶体管具有尺寸a·pn-1。p可以是任意数值，其中p>0。根据一个实施例，p=2。
出于说明目的，将假设第二激活状态下的n个晶体管中的每个的接通电阻比第一激活状态下的最小晶体管（具有尺寸a的晶体管）的接通电阻高得多，使得第二状态下的每个晶体管可以被视为无效。在该情况下，晶体管布置70的有源面积或尺寸对应于处于第一激活状态的晶体管的尺寸的和。因此，通过适当地选择处于第一激活状态的晶体管，可以使晶体管布置70的有源面积在a（=a·p0）和之间变化。如果例如p=2，则晶体管布置70的有源面积可以在a和a·(2n-1)之间以a的步长（粒度）变化。晶体管布置70的接通电阻与晶体管尺寸成反比。设R0是最小晶体管（具有尺寸a的晶体管）的接通电阻，则通过适当地选择处于第一激活状态的晶体管，晶体管布置的接通电阻可以在R0（此时仅最小晶体管处于第一激活状态）和R0/(2n-1)（此时所有晶体管处于第一激活状态）之间变化。
特别地，第一和第二激活状态可以被选择为使得当晶体管处于第一激活状态（并且接通）时每个晶体管1i的接通电阻具有最小值，其中第二激活状态下的接通电阻明显较高，诸如至少高10、100（=102）或甚至1000（103）倍。因此，处于第一激活状态的晶体管在下文中被称为激活晶体管，而处于第二激活状态的晶体管在下文中被称为无效晶体管。处于第一激活状态（激活）的晶体管布置70的晶体管的整体有源面积（尺寸）在下文中被称为激活面积。
参照图7，驱动电路40包括负载条件检测电路41，其被配置成检测或确定晶体管布置70的负载条件。驱动电路40被配置成根据检测到的负载条件生成激活信号S2i以便根据负载条件选择在第一激活状态下驱动的晶体管1i。控制信号生成电路42根据负载条件检测电路41检测到的负载条件生成控制信号S2i。如果晶体管布置70的各个晶体管具有相同的尺寸，则整体接通电阻仅取决于处于第一激活状态的晶体管的数目k。在该情况下，控制信号生成电路42根据负载条件计算k并且生成k个控制信号S2i，使得它们将相应的晶体管1i驱动到第一激活状态中。然而，如果各个晶体管1i的尺寸互相不同，则控制信号生成电路42根据负载条件选择在第一激活状态下驱动的各个晶体管。为此，控制信号生成电路42可以包括查找表格，其提供关于根据检测到的负载条件哪些晶体管1i将在第一激活状态下被驱动的信息。
驱动信号生成电路44根据驱动电路40接收到的输入信号生成驱动信号S1。该输入信号Sin可以采取两个不同的信号电平，即接通电平和断开电平。驱动电路40被配置成当输入信号Sin具有接通电平时接通n个晶体管11,1n并且当输入信号Sin具有断开电平时断开n个晶体管11,1n。可选地，栅极电阻器（未示出）连接在驱动信号生成电路40和各个晶体管11,1n的栅极端子G1,Gn之间。
处于第二激活状态的晶体管具有较之第一激活状态下的晶体管的第一接通电阻RON1的相对高的第二接通电阻RON2。因此，第二激活状态下的晶体管1i仅传导通过晶体管布置70的整体电流I70的相对小的份额，而该电流的大部分流过第一激活状态下的晶体管。除了由对各个晶体管1i的输出电容充电和放电而产生的电容损耗之外，存在当晶体管分别接通和断开时由对晶体管的栅极电极充电和放电而产生的另外的电容损耗。根据图8中图示的另一实施例，驱动电路40被配置成提供n个栅极驱动信号S11,S12（每个晶体管1i一个栅极驱动信号），并且被配置成彼此独立地接通和断开这些晶体管1i。根据一个实施例，驱动电路被配置成将那些处于第二激活状态的晶体管驱动到断开状态以便减少另外的电容损耗。处于第一激活状态的k个晶体管可以通过传统方式接通和断开。根据一个实施例，这些晶体管根据驱动电路40接收到的输入信号Sin接通和断开。该输入信号可以采取两个不同的信号电平，即接通电平和断开电平。驱动电路40被配置成当输入信号Sin具有接通电平时接通处于第一激活状态的k个晶体管并且当输入信号Sin具有断开电平时断开处于第一激活状态的k个晶体管。
根据一个实施例，控制信号S21,S2n是各个晶体管1i的栅极端子Gi和源极端子Si之间的电压。参照图9中图示的实施例，控制信号S2i可以是跨越连接在每个晶体管1i的控制端子G2i和源极端子Si之间的电容器431,43n（在下文中还将被称为控制电容器）的电压。在下文中，43i表示这些电容器411,43n中的一个。各个晶体管1i的每个电容器43i可以与图3的电容器43相同，电容器43在根据图3的晶体管的断开状态下可以缓冲来自漂移控制区21的电荷。
可选地，如图9中所示，开关元件45i（45i表示图9中示出的开关元件451,45n中的一个）连接在控制信号生成电路41和各个晶体管的控制端子G2i之间。根据一个实施例，开关元件45i被驱动为使得它们仅在晶体管1i的接通状态或断开状态期间，或者甚至仅在接通状态的一部分或断开状态的一部分期间，将每个晶体管1i的控制端子G2i连接到控制信号生成电路42。例如，开关元件45i可以分别根据驱动信号S2或S2i被驱动。在一个开关周期期间存在控制端子G2i处的电位摇摆的情况下，在晶体管1i的接通状态或断开状态期间将控制信号生成电路42从控制端子G2i断开连接防止在生成控制信号S2i时的不稳定性。控制端子G2i处的电压摇摆可以在使用特定类型的晶体管（诸如图3中图示的晶体管类型的晶体管）时出现。当开关元件45i处于其断开状态时，即当开关元件45i中断控制信号生成单元42和晶体管1i之间的连接时，控制信号生成电路42在各个输出处具有高输出阻抗。
代替开关元件45i，如二极管的整流器元件可以连接在控制信号生成电路41和电容器43i之间。在图9中以虚线图示了一个这样的二极管。当使用二极管而非开关时，仅在相应的晶体管1i处于其接通状态时，即当跨越电容器43i的电压的电压摇摆具有最小值时，对电容器43i充电。由控制信号生成电路41调整与控制信号S2i对应的跨越电容器43i的电压。
控制信号生成电路41被配置成根据晶体管布置的负载条件生成控制信号S2i的两个不同的信号电平，即用于在第一激活状态下驱动相应的晶体管1i的第一信号电平以及用于在第二激活状态下驱动相应的晶体管1i的第二信号电平。负载条件检测电路41检测到的负载条件可以取决于不同的参数。
根据图10中图示的实施例，负载条件取决于流过晶体管布置70的负载电流I70。为了检测负载条件，该实施例中的负载条件检测电路41包括电流测量单元411，其被配置成测量或检测流过晶体管布置70的负载电流I70并且提供取决于负载电流I70的电流测量信号SI70。根据一个实施例，电流测量信号SI70与负载电流I70成比例。电流测量单元411可以如诸如分流器的传统电流测量单元那样实现，其被配置成测量通过诸如图10的晶体管布置70的晶体管布置的负载电流。在图10中电流测量单元411被布置在晶体管布置70和用于参考电位GND的端子之间。然而，这仅是示例。电流测量单元411可以布置在其中其看似适于检测流过晶体管布置70的负载电流I70的任何位置。这样的电流测量单元是公知的，使得在这一点上不需要进一步的说明。
图10中所示的电路布置基于图9的布置。然而，这仅是示例。电流测量单元411可以结合图7至9中图示的每个电路布置进行使用。
代替使用耦接到晶体管布置70的负载路径的电流测量单元411直接测量通过晶体管布置70的电流，可以使用计算或预测晶体管布置70的负载电流I70的其他装置。根据一个实施例，通过测量跨越处于其接通状态的晶体管布置70的压降V70（大致）确定负载电流I70。晶体管布置70的“接通状态”是其中至少一个晶体管1i处于其接通状态的操作状态。在该情况下，当基于压降V70计算负载电流时，还至少需要考虑处于第一激活状态的晶体管的数目。
根据另一实施例，测量跨越晶体管布置70的压降V70并且选择激活的有源面积，使得该压降在给定电压范围内。例如如果压降在该范围以下，则例如通过使至少一个晶体管无效或者通过使较大的晶体管无效并且激活较小的晶体管，来减少激活的面积。例如如果压降在信号范围以上，则激活至少一个附加晶体管或者使较小的晶体管无效并且激活较大的晶体管。在该情况下，激活的晶体管的数目k和/或激活哪些晶体管的选择提供了关于负载电流的测量。
替选地或此外，可以测量晶体管1的温度。温度是在晶体管布置70中耗散的电功率的测量，其中电功率取决于负载电流I70。因此，温度（间接地）是负载电流I70的测量。
参照图10，负载条件检测电路41进一步包括评估单元412，其接收电流测量信号SI70并且被配置成根据电流测量信号SI70检测晶体管布置70的负载条件。控制信号生成单元42根据评估单元412检测到的负载条件选择在第一激活状态下驱动的晶体管1i。评估单元412可以生成负载信号S41，其表示负载条件并且由控制信号生成单元42接收。
根据一个实施例，评估单元412被配置成通过评估电流测量信号SI70来检测负载电流I70的最大值并且基于检测到的最大值生成负载信号S41。在图11中图示了具有该功能的评估单元412的实施例的框图。该评估单元412包括峰值检测器413，其接收电流测量信号SI70并且提供峰值检测信号SIpeak。负载信号生成单元414接收峰值信号SIpeak并且将峰值信号SIpeak映射到在负载信号生成单元414的输出处提供的负载信号S41的相应的信号值。
根据一个实施例，控制信号生成单元42被配置成随着负载信号S41表示的负载电流I70的增加而增加在第一激活状态下驱动的晶体管1i的数目k。
图12A示意性地图示了取决于（关于）负载信号S41的k。如图可见，当负载信号S41增加时，k增加。在图12A中图示的实施例中，对于在由S411和S412限定的信号范围内的负载信号S41值，k增加。对于S411以下的负载信号值S41并且对于高于S412的负载信号值S41，k是恒定的，其中对于S41<S411而言k=1并且对于S41>S411而言k=n。在图12A中图示的实施例中，n=5。然而，这仅是示例。也可以使用除了5以外的任何数目n。在该背景下，还可以存在其中没有一个晶体管被激活使得k=0的负载情形。
在图12A中图示的实施例中，当负载信号S41增加时k“线性”增加。这意味着k对于具有相同宽度的负载信号S41的区间是恒定的。然而，这仅是示例。根据另一实施例，当负载信号S41增加时k指数增加，或者k随着负载信号S41的平方增加，或者当负载信号S41增加时，k分段线性增加。
为了防止负载电流I70的短暂增加不利地影响k的选择，可选的低通滤波器415（参见图11）可以连接在峰值检测器413和负载信号生成单元414之间。在该实施例中，在控制信号生成单元42处接收峰值电流信号SIpeak的经低通滤波的版本。
参照图11，可以生成负载信号S41以表示负载电流SI70的峰值。根据图13中图示的另一实施例，负载信号S41表示给定时间帧内的负载电流I70的平均值或均方根（rms）值。在该实施例中，评估单元412被配置成评估给定时间帧内的负载电流SI70的平均值或rms值，并且被配置成根据该平均值或rms值生成负载信号S41。评估单元412包括平均值或rms值计算单元416，其接收电流测量信号SI70并且被配置成提供表示给定时间帧内的负载电流I70的平均值或rms值的平均值信号SImean。负载信号生成单元414接收平均值信号SImean并且根据平均值信号SImean生成负载信号S41。根据平均值信号SImean生成负载信号S41可以对应于上文解释的根据峰值信号SIpeak生成控制信号S41。
平均值计算单元416可以被配置成确定晶体管布置70的接通时间和断开时间期间的平均值或rms值，其中接通时间是其中至少一个晶体管1i接通的那些时间段，而断开时间是其中晶体管1i断开的那些时间。根据另一实施例，平均值计算单元416被配置成计算仅在晶体管布置70处于其接通状态时的那些时间期间的平均值或rms值。为此，平均值计算单元416可以接收驱动信号S1或者接收在接通状态和断开状态下驱动晶体管1i的驱动信号S1i之一。根据（一个或多个）驱动信号S1或S1i，平均值计算单元416可以确定其中晶体管1i处于其接通状态的那些时间段，以便仅测量那些时间段期间的负载电流。根据另一实施例（未图示），负载条件检测电路41生成的负载信号S41被配置成根据晶体管布置70的开关频率生成负载信号S41。“开关频率”是晶体管布置70的晶体管1i接通和断开的频率。开关频率例如由驱动电路40接收的输入信号Sin限定。输入信号Sin可以是支配晶体管1i的接通和断开的脉宽调制（PWM）信号。晶体管布置70的开关频率可以通过不同的方式确定。根据一个实施例，评估输入信号Sin的频率。根据另一实施例，可以通过计算负载电流I70为零的两个后续时间段之间的时间差而从电流测量信号SI70确定开关频率，其中负载电流为零的时间段是晶体管布置70的断开时段。还可以通过评估驱动信号S1（参见图7、9和10）或者通过评估处于第一激活状态的至少一个晶体管1i的驱动信号S2i（参见图8）来确定开关频率。
在图12A中图示的实施例中，仅激活的晶体管的数目k取决于负载信号。在该情况下，各个晶体管可以具有相同的有源面积。
根据图12B中图示的另一实施例，激活的晶体管的整体尺寸A分别根据负载状态或负载信号S41变化。激活的晶体管的整体尺寸是激活的晶体管的有源面积的和，因此整体尺寸也可以被称为激活的有源面积。如从图12B可见，该激活的有源面积随着增加的负载信号而增加。在图12B中，该增加是线性的。然而，这仅是示例。当负载信号S41增加时，激活的有源面积还可以指数增加，随负载信号S41的平方增加，或者分段线性增加。
激活的有源面积的增加可以由激活的晶体管的数目和/或激活的晶体管的适当选择控制，其中在后者的情况下，各个晶体管可以具有它们的有源面积的不同尺寸。
根据图14中图示的一个实施例，控制信号生成单元42被配置成随着如负载信号S41表示的开关频率的增加而减少在第一激活状态下驱动的晶体管1i的数目k，以便减少电容损耗。图14示意性地图示了取决于（关于）开关频率f的k。如图可见，当开关频率增加时k减少。在图14中图示的实施例中，对于在由f1和f2限定的信号范围内的频率，k减少。对于f1以下的频率以及对于高于f2的频率，k是恒定的，其中对于f<f1而言k=1并且对于f>f2而言k=n。
代替根据频率（仅）使激活的晶体管的数目k变化，还可以根据开关频率使激活的有源面积变化。特别地，根据开关频率的激活的有源面积的变化使得激活的有源面积随着开关频率的增加而减少。
根据另一实施例，当生成负载信号S41时，考虑负载电流I70和开关频率f两者。根据一个实施例，计算取决于负载电流I70的第一负载信号S41i，并且计算取决于开关频率的第二负载信号S41f，并且例如通过计算这两个信号S42i,S42f的加权和来组合这两个负载信号S42i,S42f。根据一个实施例，取决于负载电流的第一负载信号S42i具有较高的权重。
晶体管布置70的至少两个晶体管11,1n可以在公共半导体本体中实现。接下来参照图15说明这一点。
图15图示了其中实现如图3中图示的晶体管类型的两个晶体管的半导体本体100的横截面视图。这些晶体管中的每个包括多个晶体管单元，这些晶体管单元交替布置在半导体本体100中。在图15中，C11表示第一晶体管11的晶体管单元，并且C1n表示第二晶体管1n的晶体管单元。在该实施例中，每个晶体管单元包括漂移控制区21以及使漂移控制区21在水平方向上与邻近的漂移区11分离的漂移控制区电介质31。每个晶体管单元进一步包括两个漂移区11部分，即与漂移控制区电介质31相邻的漂移区11的那些部分。
在半导体本体100中实现的两个晶体管具有它们的并联连接的负载路径。为此，各个晶体管单元的源极区13连接到公共源极端子S，并且漏极区17连接到公共漏极端子D。此外，两个晶体管具有公共栅极端子G，其与各个晶体管单元的栅极电极15电连接。第一晶体管的晶体管单元C11的漂移控制区21连接到第一控制端子G21，并且第二晶体管的晶体管单元C1n连接到第二控制端子G2n。在根据图15的实施例中，连接在源极端子S与第一和第二控制端子G21,G2n之间的可选的电容器431,43n是集成电容器。这些电容器中的每个包括连接到源极端子S的第一电容器电极431、电容电介质432和第二电容电极，其中在图15的实施例中，第二电容电极由漂移控制区21或者与漂移控制区21互补掺杂的可选的半导体区22形成。每个晶体管单元的该第二电容电极连接到相应的控制端子G21,G2n。
在图15中，仅示出了第一晶体管11的两个晶体管单元C11和第二晶体管1n的两个晶体管单元C1n。这些晶体管中的每个可以包括多个单元。除其他之外，整体单元数目取决于单元的几何特征，其中几千上至几百万单元可以布置在半导体本体中。各个晶体管单元可以具有传统的晶体管单元几何特征，诸如条纹几何特征、矩形几何特征、六边形几何特征等。此外，不止两个晶体管的晶体管单元可以在半导体本体100中实现。各个晶体管11,1n可以具有不同的尺寸。可以通过可以根据期望的晶体管尺寸而变化的晶体管单元的数目来调整晶体管11,1n的尺寸。
在图15中图示的实施例中，各个晶体管的晶体管单元交替布置。然而，这仅是示例。还可以将半导体本体细分成与晶体管布置70的晶体管11,1n的数目对应的许多个区域并且在这些区域中的每个中实现这些晶体管中的一个的晶体管单元。
将至少两个晶体管11,1n集成在公共半导体本体中仅是示例。根据另一实施例（未示出），一些或每个晶体管集成在一个单独的半导体本体中。这些半导体本体可以以传统方式布置成：芯片叠置的布置，其中各个半导体本体叠置布置；或者芯片并排的布置，其中各个半导体本体相互挨着布置。在其他实施例中，这些半导体本体中的至少一些可以布置在分离的壳体中。
参照图7至10，具有晶体管布置70并且具有驱动电路40的电路布置具有三个端子，即两个负载端子71、72和输入或控制端子IN。该布置可以如同充当用于开关电负载的电子开关的传统晶体管那样操作。然而，在传统的晶体管中，电容损耗和欧姆损耗是固定的并且仅由晶体管的具体设计给出，而在具有晶体管布置70和驱动电路40的电路中，通过使处于第一激活状态的晶体管11,1n的数目k变化和/或通过使激活的有源面积变化，可以根据负载条件调整这些损耗。
如前文说明的实施例中的那样，可以根据测量的负载条件（如负载电流或开关频率）来调整数目k和/或激活的有源面积。然而，还可以通过由驱动电路40接收的外部控制信号来调整k和/或激活的有源面积。
根据一个实施例，该电路用作开关转换器中的开关。在图16中示意性地图示了该开关转换器的一个实施例。开关转换器包括用于施加输入电压Vin的输入端子201、202和用于提供输出电压Vout的输出端子203、204。晶体管布置70连接到一个输入端子并且生成由整流器-电感器电路81接收的脉宽调制电压Vpwm。整流器-电感器布置81可以是传统的整流器-电感器布置并且包括：至少一个电感器，诸如扼流器、变压器、压电变压器等；以及至少一个整流器元件，诸如二极管、肖特基二极管、同步整流器等。
在图16中仅示意性地图示了驱动电路40和晶体管布置70之间的信号通信。驱动电路40被配置成生成在晶体管布置70中实现的每个晶体管（在图16中未示出）的控制信号S2i并且可以被配置成生成用于各个晶体管的一个公共驱动信号S1或者用于每个晶体管的单独驱动信号S1i。
开关转换器的输出电压Vout可在整流器-电感器布置81的输出处获得。开关转换器可以被实现为具有降压拓扑、升压拓扑、降压-升压拓扑、回扫拓扑等的传统开关转换器。开关转换器的类型由整流器-电感器布置81的拓扑限定。传统的开关转换器的整流器-电感器拓扑是公知的，使得在这一点上不需要进一步的说明。
参照图16，开关转换器进一步包括控制电路82，其接收输出电压Vout并且被配置成提供脉宽调制（PWM）驱动信号S82。驱动信号S82由驱动电路40接收作为输入信号Sin。驱动信号S82限定了晶体管布置70的开关操作的开关频率和占空比，并且因此限定了脉宽调制电压Vpwm的开关频率和占空比。控制器82可以是开关转换器中使用的传统的控制器并且被配置成调整晶体管布置70的开关操作的开关频率和/或占空比，使得输出电压Vout等于给定的设定电压。控制电路82和驱动电路40可以在公共半导体本体中实现。
在低负载处，即当负载Z1（在图16中以虚线图示）的功耗极低时，控制电路82被配置成在突发模式下操作开关转换器。在突发模式下驱动信号S82包括具有信号脉冲的“突发”，其中存在两个突发之间的其中晶体管布置70处于其断开状态的相对长的时间段。图17示意性地图示了突发模式下的PWM驱动信号S82的时序图。在突发模式下，存在后续突发时段Tb，其中每个突发时段Tb包括突发接通时段TbON和突发断开时段TbOFF。在突发接通时段TbON期间PWM驱动信号包括接通脉冲的序列，其中晶体管布置70将在每个接通脉冲处接通。在突发断开时段TbOFF期间，晶体管布置70断开。
在控制器82中可获得突发模式信号SBURST，其指示控制器82以及因此开关转换器处于突发模式还是处于正常操作模式。该突发模式信号可在能够在突发模式或正常操作模式下操作开关转换器的每个控制器中获得，使得在这一点上不需要进一步的说明。
根据一个实施例，驱动电路40从控制电路82接收突发模式信号SBURST。驱动电路40被配置成将处于第一激活状态的晶体管的数目k设定为在突发模式下比在正常操作模式下低。根据一个实施例，在正常操作模式下k=n，而在突发模式下k<n。根据一个实施例，在突发模式下k介于n的0.1倍和n的0.5倍之间。代替（仅）使具有相同尺寸的晶体管的数目k变化，还可以使激活的有源面积变化。根据一个实施例，突发模式下的激活的有源面积小于正常操作模式下的激活的有源面积。根据一个实施例，激活的有源面积AACT对应于整体有源面积AMAX，而在突发模式下AACT<AMAX。根据一个实施例，在突发模式下AACT介于AMAX的0.1倍和AMAX的0.5倍之间。
在上文说明的实施例中，驱动电路40被配置成在第一激活状态和第二激活状态下驱动多个晶体管中的每个。根据另一实施例，数目为m的晶体管（其中0≤m<n）仅在第一激活状态下驱动，使得驱动电路40被配置成有选择地，即根据负载条件或者在开关转换器中根据操作状态，仅在第一或第二激活状态下驱动数目为n-m的晶体管。
参照特定附图说明的特征可以与其他附图的特征组合，即使是在其中并未明确提及这一点的那些情况下。此外，这里描述的方法可以在使用适当处理器指令的全软件实现方案中实现，或者在利用硬件逻辑和软件逻辑的组合以实现相同的结果的混合实现方案中实现。对发明概念的这些修改旨在由所附权利要求覆盖。
前文说明的概念也可以应用于IGBT。IGBT在零栅极-源极电压处（Vgs=0）具有与MOSFET的输出电容相似的输出电容COSS。在IGBT中，当其处于接通状态时，漂移区（基极区）充满有电子-空穴等离子体，其具有与较之断开状态在接通状态下的增加输出电容COSS相同的效果。已知不同的概念用于使用额外存在于IGBT的栅极电极的控制电极来控制等离子体中的少数电荷载流子的密度。这些控制电极用于减少在断开IGBT时或者在断开IGBT的时间之前不久的电荷载流子等离子体的少数电荷载流子的密度。
图18图示了包括用于控制漂移区11中的少数电荷载流子密度的控制结构90的IGBT的实施例。IGBT包括连接到源极端子S（还被称为发射极端子）的源极区13和连接到漏极端子D（还被称为集电极端子）的漏极区17。场阻止区（未示出）可以布置在漂移区11和漏极区17之间。
漏极区17具有与漂移区11的掺杂互补的掺杂。通常，漂移区被n掺杂，而漏极区17被p掺杂。漂移区11和源极区13具有相同的掺杂类型，而本体区14的掺杂类型与漂移区11的掺杂类型互补。
IGBT进一步包括漂移区本体区12，其中本体区12布置在源极区13和漂移区11之间，并且漂移区11布置在本体区12和漏极区17之间。源极区13、本体区12、漂移区11和漏极区17集成在半导体本体100中。根据图3的IGBT被实现为竖直MOSFET，这是其中源极区13和漏极区17被布置成在半导体本体100的竖直方向上彼此远离的IGBT。在该情况下，当IGBT处于其接通状态时，电流基本上在竖直方向上流过半导体本体100。然而，将IGBT实现为竖直MOSFET仅是示例。下面解释的基本原理还适用于其中源极和漏极区被布置成在半导体本体的横向方向上彼此远离的横向MOSFET。
源极区13和本体区12二者均连接到源极电极14，其中源极电极14连接到源极端子S。这是IGBT中的常见实践。
IGBT进一步包括连接到栅极端子G的栅极电极15。栅极电极15被布置成与本体区17相邻，其中栅极电介质16布置在栅极电极15和本体区12之间。通过公知方式，栅极电极15用于控制源极区13和漂移区11之间的本体区12中的第一传导沟道。在图3中图示的实施例中，栅极电极15是槽电极，其在半导体本体100的横向方向上对本体区14和源极区13定界。
当施加到栅极端子G的电位适用于生成沿本体区12中的栅极电介质16的第一传导沟道时，IGBT处于其接通状态，而当在栅极端子15处不存在用于生成沿栅极电介质16的传导沟道的适当驱动电位时，IGBT处于其断开状态。
当IGBT处于其接通状态时，源极区13经由沿栅极电极15的传导沟道将多数电荷载流子注入到漂移区11中，并且漏极区17注入少数电荷载流子。当源极区13被n掺杂时多数电荷载流子是电子并且当漏极区被p掺杂时少数电荷载流子是空穴。多数和少数电荷载流子形成漂移区11中的电荷载流子等离子体。当IGBT从其接通状态转变到其断开状态时，必须从漂移区去除该电荷载流子等离子体。当沿栅极电极的传导沟道中断时，IGBT处于其断开状态。在该情况下，存在在本体区14和漂移区11之间的PN结处开始的漂移区11中的耗尽区。
控制结构90是布置在第二源极区93和漂移区11之间的具有第二源极区93和第二本体区94的MOS晶体管结构。第二源极区93具有与漂移区11的掺杂类型互补的掺杂类型，并且第二本体区94具有与漂移区11相同的掺杂类型。可选地，与第二源极区93相同的掺杂类型的漏极或集电极区95布置在第二本体区94和漂移区11之间。第二源极区93经由电极96电连接到IGBT的源极或发射极电极S。
控制结构90表现得像MOSFET并且可以通过经由控制端子G2向控制电极91施加适当的驱动电位而被接通和断开。出于说明目的，假设控制结构90的MOSFET是p-MOSFET，这意味着第二源极电极93被p掺杂，而第二本体区94和漂移区11被n掺杂。当在控制电极和第二源极区93之间施加的栅极-源极电压在阈值电压以下时，该p-MOSFET处于其接通状态，并且当该驱动电位在阈值电压以上时，该p-MOSFET处于其断开状态。
当控制结构90（或者p-MOSFET）处于其断开状态时，根据图18的IGBT表现得像传统的IGBT。然而，当控制结构90处于其接通状态并且IGBT处于其接通状态时，控制结构90提供从漂移区11到源极或发射极端子S的用于少数电荷载流子的电流路径，使得当控制结构90处于其接通状态时减少漂移区11中的少数电荷载流子密度。漂移区11中的少数电荷载流子的这种减少引起IGBT的接通电阻或VCEsat的增加，其中VCEsat是饱和电压。然而，漂移区11中的少数电荷载流子密度的这种减少还减少了IGBT的输出电容Coss。由此漂移区11中的少数电荷载流子的数目可以例如减少二分之一，而VCEsat增加10..50%。因此，根据图18的IGBT可以通过与前文说明的MOSFET相同的方式操作。特别地，可以并联连接多个IGBT并且经由它们的控制端子G2根据其中采用IGBT的电路的负载条件来控制各个IGBT处于第一或第二激活状态。
图18中图示的控制结构90仅是用于控制IGBT中的少数电荷载流子密度的控制结构的一个可能示例。也可以使用控制IGBT中的少数电荷载流子密度的任何其他控制结构。
最终，应提及，将上文说明的MOSFET和IGBT实现为竖直器件仅是示例。这些器件还可以被实现为横向器件，这是其中源极和漏极区被布置成在半导体本体的横向方向上彼此远离的器件。此外，还可以将这些器件实现为具有实现为掩埋层的漏极区的竖直器件并且从半导体本体的接触源极区所处的相同表面经由沉降部（sinker）接触掩埋漏极区。
尽管已公开了本发明的各个示例性实施例，但是对于本领域技术人员将明显的是，在不偏离本发明的精神和范围的情况下可以进行将实现本发明的一些优点的各种改变和修改。对于本领域合理技术人员将明显的是，可以适当地替换为执行相同功能的其他元件。应当提及，参照特定附图说明的特征可以与其他附图的特征组合，即使在其中并未明确提及这一点的那些情况下。此外，本发明的方法可以在使用适当处理器指令的全软件实现方案中实现，或者在利用硬件逻辑和软件逻辑的组合以实现相同的结果的混合实现方案中实现。对发明概念的这些修改旨在由所附权利要求覆盖。
为了容易描述，使用空间相对术语诸如“下方”、“以下”、“下”、“上方”、“上”等来说明一个元件相对于第二元件的定位。这些术语旨在涵盖除了与附图中示出的取向不同的取向以外的器件的不同取向。此外，诸如“第一”、“第二”等的术语也用于描述各个元件、区、部分等并且不旨在进行限制。同样的术语在说明书通篇中指示同样的元件。
如这里使用的术语“具有”、“含有”、“包含”、“包括”等是开放性术语，其指示所陈述的元件或特征的存在，但是并未排除附加元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外指示。
将理解，这里描述的各个实施例的特征可以彼此组合，除非明确另外指出。
尽管这里已图示和描述了具体实施例，但是本领域普通技术人员将认识到，在不偏离本发明的范围的情况下，多种替选的和/或等同的实现方案可以替换所示出和描述的具体实施例。本申请旨在覆盖这里讨论的具体实施例的任何适配或变化。因此，旨在本发明仅由权利要求及其等同物限制。

Claims (28)

1.一种电路装置，包括：
晶体管布置，包括多个即n个晶体管，每个晶体管包括栅极端子以及在源极和漏极端子之间的负载路径，并且n个晶体管中的m个晶体管包括：
在本体区与漏极端子之间的负载路径中的漂移区；
控制端子，以及
场电极，布置在与漂移区相邻且电介质绝缘的槽中；或者
漂移控制区，布置在与漂移区相邻且电介质绝缘的半导体本体内；
其中m个晶体管中的每个的控制端子被耦合到场电极或漂移控制区并且被配置成接收调整m个晶体管的激活状态的控制信号，
其中m个晶体管中的每个的栅极端子被耦合到栅极电极，所述栅极电极与本体区电介质绝缘并且被配置成控制源极区和漂移区之间的本体区中的传导沟道，并且其中所述多个即n个晶体管的负载路径并联连接，从而形成所述晶体管布置的负载路径，其中n是≥2的整数并且m是≤n的整数且m≥1；以及
驱动电路，被配置成：将m个晶体管的激活状态独立地调整到第一激活状态和第二激活状态之一；确定所述晶体管布置的负载条件；并且根据所述负载条件，选择被驱动为采取所述第一激活状态的k个晶体管和被驱动为采取所述第二激活状态的m个晶体管中的m-k个晶体管，其中k是≤m的整数并且k≥0。
2.根据权利要求1所述的电路装置，其中n个晶体管中的每个晶体管具有相同尺寸的有源面积，并且k取决于所述负载条件。
3.根据权利要求1所述的电路装置，其中n个晶体管中的每个晶体管具有不同尺寸的有源面积，并且所述驱动电路被配置成选择处于所述第一激活状态的k个晶体管，使得所述第一激活状态下的晶体管的有源面积的尺寸之和取决于负载条件。
4.根据权利要求1所述的电路装置，其中m个晶体管中的每个晶体管具有输出电容值并且被配置成具有因控制信号而变化的该输出电容值的电压依赖关系。
5.根据权利要求4所述的电路装置，其中m个晶体管中的每个晶体管具有接通电阻并且配置成具有因相应的控制信号而变化的接通电阻。
6.根据权利要求5所述的电路装置，其中m个晶体管中的每个晶体管的控制信号被选择为使得所述第一激活状态下的接通电阻低于所述第二激活状态下的接通电阻。
7.根据权利要求6所述的电路装置，其中所述负载条件取决于流过所述晶体管布置的负载路径的电流，并且所述驱动电路被配置成确定流过所述晶体管布置的负载路径的电流并且根据所确定的电流选择在所述第一激活状态下驱动的k个晶体管。
8.根据权利要求2所述的电路装置，其中所述负载条件取决于流过所述晶体管布置的负载路径的电流，并且k随着增加的电流而增加。
9.根据权利要求3所述的电路装置，其中所述负载条件取决于流过所述晶体管布置的负载路径的电流，并且所述第一激活状态下的晶体管的有源面积的尺寸之和随着增加的电流而增加。
10.根据权利要求5所述的电路装置，其中所述驱动电路被配置成确定在给定时间段内流过所述晶体管布置的负载路径的电流的平均值或均方根值并且根据所确定的平均值或均方根值选择在所述第一激活状态下驱动的k个晶体管。
11.根据权利要求1所述的电路装置，其中所述驱动电路被进一步配置成提供至少一个栅极信号，所述至少一个栅极信号被配置成接通或断开多个即n个晶体管。
12.根据权利要求11所述的电路装置，其中所述驱动电路被配置成驱动多个即n个晶体管以共同接通或断开。
13.根据权利要求11所述的电路装置，其中所述驱动电路被配置成永久地断开n-k个晶体管。
14.根据权利要求1所述的电路装置，所述驱动电路被配置成循环地接通和断开多个即n个晶体管中的至少一些晶体管，所述负载条件取决于循环地接通和断开晶体管的开关频率，并且所述驱动电路被配置成根据所述开关频率设定被驱动为采取所述第一激活状态的k个晶体管。
15.根据权利要求2所述的电路装置，其中所述负载条件取决于循环地接通和断开所述晶体管布置的开关频率，并且k随着增加的开关频率而减少。
16.根据权利要求3所述的电路装置，其中所述负载条件取决于循环地接通和断开所述晶体管布置的开关频率，并且所述第一激活状态下的晶体管的有源面积的尺寸之和随着增加的开关频率而减少。
17.根据权利要求1所述的电路装置，其中多个即n个晶体管在一个半导体本体中实现。
18.根据权利要求1所述的电路装置，其中多个即n个晶体管在至少两个半导体本体中实现，并且每个晶体管在所述至少两个半导体本体中的仅一个中实现。
19.根据权利要求1所述的电路装置，其中所述n个晶体管中的每个具有控制端子并且所述驱动电路提供n个驱动信号。
20.一种开关转换器，包括：
输入端子，被配置成施加输入电压；
输出端子，被配置成提供输出电压；
整流器-电感器布置，耦接在所述输入端子和所述输出端子之间；
控制电路，被配置成接收取决于所述输出电压的输出电压信号、提供驱动信号并且采取至少两个不同的操作模式之一；
晶体管布置，包括多个即n个晶体管，每个晶体管包括栅极端子以及在源极和漏极端子之间的负载路径，并且n个晶体管中的m个晶体管包括：
在本体区与漏极端子之间的负载路径中的漂移区；
控制端子，以及
场电极，布置在与漂移区相邻且电介质绝缘的槽中；或者
漂移控制区，布置在与漂移区相邻且电介质绝缘的半导体本体内；
其中m个晶体管中的每个的控制端子被耦合到场电极或漂移控制区并且被配置成接收调整m个晶体管的激活状态的控制信号，
其中m个晶体管中的每个的栅极端子被耦合到栅极电极，所述栅极电极与本体区电介质绝缘并且被配置成控制源极区和漂移区之间的本体区中的传导沟道，并且其中所述多个即n个晶体管的负载路径并联连接，从而形成所述晶体管布置的负载路径，其中n是≥2的整数并且m是≤n的整数且m≥1；以及
驱动电路，被配置成：将m个晶体管的激活状态独立地调整到第一激活状态和第二激活状态之一；确定所述晶体管布置的负载条件；并且根据所述负载条件，选择被驱动为采取所述第一激活状态的k个晶体管和被驱动为采取所述第二激活状态的m个晶体管中的m-k个晶体管，其中k是≤m的整数并且k≥0。
21.根据权利要求20所述的开关转换器，其中所述操作模式之一是突发模式，并且所述操作模式中的另一是正常操作模式。
22.根据权利要求21所述的开关转换器，其中n个晶体管中的每个晶体管具有有源面积，各个晶体管具有尺寸相同的有源面积，并且所述驱动电路被配置成：当所述控制电路处于所述正常操作模式时驱动第一数目的晶体管以采取所述第一激活状态，并且当所述控制电路处于所述突发模式时驱动第二数目的晶体管以采取所述第一激活状态，其中晶体管的所述第二数目低于晶体管的所述第一数目。
23.根据权利要求21所述的开关转换器，其中晶体管的第一数目等于所述晶体管布置的晶体管的数目n。
24.根据权利要求22所述的开关转换器，其中晶体管的所述第二数目是整数并且在n的0.1倍和n的0.6倍之间。
25.根据权利要求21所述的开关转换器，其中n个晶体管中的每个晶体管具有有源面积，所述n个晶体管中的至少一些晶体管具有不同尺寸的有源面积，并且所述驱动电路被配置成选择处于所述第一激活状态的k个晶体管，使得当所述控制电路处于突发模式下时的、处于所述第一激活状态下的晶体管的有源面积的尺寸之和低于当所述控制电路处于所述正常操作模式下时的、处于所述第一激活状态下的晶体管的有源面积的尺寸之和。
26.根据权利要求24所述的开关转换器，其中在所述正常操作模式下，处于所述第一激活状态下的晶体管的有源面积的尺寸之和等于所述n个晶体管的有源面积的整体尺寸。
27.根据权利要求24所述的开关转换器，其中在所述突发模式下，处于所述第一激活状态下的晶体管的有源面积的尺寸之和在所述n个晶体管的有源面积的整体尺寸的0.1倍和0.6倍之间。
28.根据权利要求20所述的开关转换器，其中所述整流器-电感器布置具有降压拓扑、升压拓扑、降压-升压拓扑、回扫拓扑之一。
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8289065B2 (en) * 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
US8138529B2 (en) 2009-11-02 2012-03-20 Transphorm Inc. Package configurations for low EMI circuits
US8786327B2 (en) 2011-02-28 2014-07-22 Transphorm Inc. Electronic components with reactive filters
US8698229B2 (en) * 2011-05-31 2014-04-15 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US8803205B2 (en) * 2011-05-31 2014-08-12 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US8853776B2 (en) * 2011-09-21 2014-10-07 Infineon Technologies Austria Ag Power transistor with controllable reverse diode
US8648643B2 (en) 2012-02-24 2014-02-11 Transphorm Inc. Semiconductor power modules and devices
US20140063882A1 (en) * 2012-08-30 2014-03-06 Infineon Technologies Austria Ag Circuit Arrangement with Two Transistor Devices
CN102956638B (zh) * 2012-11-13 2015-04-15 清华大学 连体igbt器件及其加工方法
US9024413B2 (en) 2013-01-17 2015-05-05 Infineon Technologies Ag Semiconductor device with IGBT cell and desaturation channel structure
US9070562B2 (en) * 2013-03-11 2015-06-30 Semiconductor Components Industries, Llc Circuit including a switching element, a rectifying element, and a charge storage element
US9431392B2 (en) * 2013-03-15 2016-08-30 Infineon Technologies Austria Ag Electronic circuit having adjustable transistor device
US9059076B2 (en) 2013-04-01 2015-06-16 Transphorm Inc. Gate drivers for circuits based on semiconductor devices
WO2015006111A1 (en) 2013-07-09 2015-01-15 Transphorm Inc. Multilevel inverters and their components
CN104579267A (zh) * 2013-10-18 2015-04-29 施耐德电器工业公司 脉冲驱动电路和脉冲驱动方法
JP6328056B2 (ja) * 2014-01-31 2018-05-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置および電源システム
US9509284B2 (en) 2014-03-04 2016-11-29 Infineon Technologies Austria Ag Electronic circuit and method for operating a transistor arrangement
US9543940B2 (en) 2014-07-03 2017-01-10 Transphorm Inc. Switching circuits having ferrite beads
US9590494B1 (en) 2014-07-17 2017-03-07 Transphorm Inc. Bridgeless power factor correction circuits
US9780639B2 (en) * 2015-01-19 2017-10-03 Infineon Technologies Austria Ag Protection from hard commutation events at power switches
US9780636B2 (en) * 2015-01-19 2017-10-03 Infineon Technologies Austria Ag Protection from hard commutation events at power switches
DE102015102878B4 (de) * 2015-02-27 2023-03-30 Infineon Technologies Austria Ag Elektronische Ansteuerschaltung
JP6637065B2 (ja) 2015-03-13 2020-01-29 トランスフォーム インコーポレーテッド 高電力回路のためのスイッチングデバイスの並列化
DE102015117994B8 (de) 2015-10-22 2018-08-23 Infineon Technologies Ag Leistungshalbleitertransistor mit einer vollständig verarmten Kanalregion
DE102015221376A1 (de) * 2015-11-02 2017-05-04 Robert Bosch Gmbh Halbleiterbauelement sowie Verfahren zur Herstellung eines Halbleiterbauelements und Steuergerät für ein Fahrzeug
US10530360B2 (en) * 2016-02-29 2020-01-07 Infineon Technologies Austria Ag Double gate transistor device and method of operating
ITUA20162889A1 (it) * 2016-04-26 2017-10-26 St Microelectronics Srl Circuito di commutazione, relativo procedimento e circuito integrato
DE102016112016A1 (de) * 2016-06-30 2018-01-04 Infineon Technologies Ag Leistungshalbleiter mit vollständig verarmten Kanalregionen
DE102017200787A1 (de) 2017-01-19 2018-07-19 Robert Bosch Gmbh Schalteranordnung sowie Verfahren zum Betrieb einer solchen Schalteranordnung
US10319648B2 (en) 2017-04-17 2019-06-11 Transphorm Inc. Conditions for burn-in of high power semiconductors
DE102017130092B4 (de) 2017-12-15 2025-08-14 Infineon Technologies Dresden GmbH & Co. KG IGBT mit vollständig verarmbaren n- und p-Kanalgebieten und Verfahren
CN111886801B (zh) * 2018-06-06 2022-12-06 华为技术有限公司 晶体管电路及其制造方法
CN108847772B (zh) * 2018-07-17 2019-10-25 合肥工业大学 一种基于自适应尺寸选择的Buck变换器
JP7154907B2 (ja) * 2018-09-14 2022-10-18 株式会社東芝 半導体モジュール
JP2020047726A (ja) * 2018-09-18 2020-03-26 トヨタ自動車株式会社 半導体装置
EP3706314B1 (en) 2019-03-08 2022-10-19 Infineon Technologies Austria AG Method for operating a superjunction transistor device
DE102019107135B3 (de) * 2019-03-20 2020-06-10 Elmos Semiconductor Aktiengesellschaft Vorrichtung und Verfahren zur Fehlerdiagnose und/oder EME-Optimierung mittels Flankendetektion im Strommesspfad
DE102019128849B3 (de) 2019-10-25 2021-02-04 Infineon Technologies Ag Treiberschaltung, System mit einer Treiberschaltung und Kalibrierungsverfahren
WO2021131778A1 (ja) * 2019-12-26 2021-07-01 日立Astemo株式会社 負荷駆動装置
US12490485B2 (en) * 2020-01-20 2025-12-02 Infineon Technologies Austria Ag Superjunction transistor device
DE102020108695B4 (de) 2020-03-30 2021-10-28 Sma Solar Technology Ag Schalteranordnung zum schalten elektrischer ströme und verfahren zum betrieb einer schalteranordnung
CN111446848B (zh) * 2020-04-28 2020-12-11 上海爻火微电子有限公司 通道开关阻抗可调节的电源电路与电子设备
WO2022111484A1 (zh) * 2020-11-30 2022-06-02 华为技术有限公司 一种功率半导体器件及电子设备
EP4160692A1 (en) * 2021-09-29 2023-04-05 Infineon Technologies Austria AG Transistor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063338A (en) * 1989-03-30 1991-11-05 Alcatel Espace Power module for electronic control of a dc motor
US5459339A (en) * 1992-02-03 1995-10-17 Fuji Electric Co., Ltd. Double gate semiconductor device and control device thereof
US5616945A (en) * 1995-10-13 1997-04-01 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
CN1165435A (zh) * 1996-03-21 1997-11-19 冲电气工业株式会社 输出缓冲电路
CN101960700A (zh) * 2008-03-03 2011-01-26 英特赛尔美国股份有限公司 对降压直流-直流转换器的零电感器电流的高端感测

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269011B1 (en) * 1999-02-14 2001-07-31 Yazaki Corporation Power supply system having semiconductor active fuse
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7026795B2 (en) * 2003-07-09 2006-04-11 Advanced Analogic Technologies, Inc. Method for pulse modulation control of switching regulators
US7737666B2 (en) * 2003-08-04 2010-06-15 Marvell World Trade Ltd. Split gate drive scheme to improve reliable voltage operation range
US8461648B2 (en) * 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
DE102006026943B4 (de) 2006-06-09 2011-01-05 Infineon Technologies Austria Ag Mittels Feldeffekt steuerbarer Trench-Transistor mit zwei Steuerelektroden
US20080024012A1 (en) 2006-07-27 2008-01-31 Jaber Abu Qahouq Power device configuration with adaptive control
US7990120B2 (en) * 2006-08-04 2011-08-02 Linear Technology Corporation Circuits and methods for adjustable peak inductor current and hysteresis for burst mode in switching regulators
JP4869839B2 (ja) * 2006-08-31 2012-02-08 株式会社リコー ボルテージレギュレータ
US7504868B2 (en) 2007-03-15 2009-03-17 Infineon Technologies Ag High-side switch with a zero-crossing detector
JP5274824B2 (ja) * 2007-12-11 2013-08-28 ルネサスエレクトロニクス株式会社 電力供給制御回路
US7880224B2 (en) * 2008-01-25 2011-02-01 Infineon Technologies Austria Ag Semiconductor component having discontinuous drift zone control dielectric arranged between drift zone and drift control zone and a method of making the same
US7952166B2 (en) 2008-05-22 2011-05-31 Infineon Technologies Austria Ag Semiconductor device with switch electrode and gate electrode and method for switching a semiconductor device
US7943449B2 (en) * 2008-09-30 2011-05-17 Infineon Technologies Austria Ag Semiconductor component structure with vertical dielectric layers
JP4875719B2 (ja) * 2009-02-02 2012-02-15 レノボ・シンガポール・プライベート・リミテッド Ｄｃ／ｄｃコンバータおよび携帯式コンピュータ
US8247874B2 (en) 2010-08-26 2012-08-21 Infineon Technologies Austria Ag Depletion MOS transistor and charging arrangement
US8674727B2 (en) * 2010-08-31 2014-03-18 Infineon Technologies Austria Ag Circuit and method for driving a transistor component based on a load condition

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063338A (en) * 1989-03-30 1991-11-05 Alcatel Espace Power module for electronic control of a dc motor
US5459339A (en) * 1992-02-03 1995-10-17 Fuji Electric Co., Ltd. Double gate semiconductor device and control device thereof
US5616945A (en) * 1995-10-13 1997-04-01 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
CN1165435A (zh) * 1996-03-21 1997-11-19 冲电气工业株式会社 输出缓冲电路
CN101960700A (zh) * 2008-03-03 2011-01-26 英特赛尔美国股份有限公司 对降压直流-直流转换器的零电感器电流的高端感测

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