CN102801146A - 电源钳位esd保护电路 - Google Patents

Abstract

本发明涉及半导体集成芯片的静电放电技术领域，公开了一种电源钳位ESD保护电路，包括：电源管脚、接地管脚、电容-电阻检测电路、偏置电路、触发电路和钳位电路。本发明通过设置偏置电路，使电容-电阻检测电路中容抗元件两端的电压差减小，有效地抑制了电源钳位ESD保护电路的漏电电流。

Description

电源钳位ESD保护电路

技术领域

本发明涉及半导体集成芯片的静电放电（Electronic StaticDischarge，ESD）保护技术领域，特别涉及一种电源钳位ESD保护电路。

背景技术

在集成电路芯片的制造、封装、测试、运输等过程中，都会出现不同程度的静电放电事件。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层，使集成电路受到损伤。特别是随着集成电路中晶体管尺寸的按比例缩小，输入级的栅氧化层厚度越来越薄，更加容易受到外部静电电荷的影响而损坏。

为保护集成电路不受静电损伤，输入和输出接口（Pin）一般有对应的ESD保护电路。但核心电路被直接连接到电源VDD和地VSS之间，若没有电源钳位电路保护的话，很容易受到ESD脉冲的破坏。传统的电源和地之间的ESD钳位电路采用电容-电阻（C-R）耦合方式实现，图1示出了其基本结构。

图1中的ESD保护电路包括一个电容-电阻（C-R）电路、一个触发电路以及一个钳位电路。其中，电容-电阻（C-R）电路包括电阻R1和电容Mcap，用于感应ESD电压，并驱动触发电路；触发电路包括第一反相器和第二反相器；第一反相器包括P型金属-氧化物-半导体（PMOS）晶体管Mp1和N型金属-氧化物-半导体（NMOS）晶体管Mn1，其输出用于驱动第二反相器；第二反相器包括PMOS晶体管Mp2和NMOS晶体管Mn2，其输出用于驱动钳位电路的栅极；钳位电路由一个大尺寸的N-沟道钳位晶体管Mbig构成，用于在感应到ESD脉冲时提供电源到地的电流泄放通道。

当电路正常工作时，电阻R1将节点A下拉至低电平VSS，通过第一反相器和第二反相器产生一个低电平VSS驱动N-沟道钳位晶体管Mbig的栅极，使其关断。当有ESD脉冲施加到VDD上时，电容Mcap保持节点A为高电平，同时维持一段时间，该时间由电阻R1和电容Mcap的R-C时间常数决定。节点A的高电平输入在第一反相器的作用下，在节点B产生一个低电平输出，驱动第二反相器，继而在节点C产生一个高电平输出，驱动N-沟道钳位晶体管Mbig的栅极至高电平，将它开启，提供从VDD到VSS的低阻通道，以泄放静电电荷，起到保护内部电路的作用。

虽然这种C-R结构的传统电源钳位电路在ESD保护方面曾发挥过重要作用，但随着半导体工艺进入纳米尺寸级别，半导体器件的栅氧化层厚度日益减薄，使得该电路的栅氧化层漏电问题越来越严重。此外，为降低电路面积和成本，ESD保护电路中通常采用纳米尺寸工艺实现的金属-氧化物-半导体（MOS）电容来代替传统的电容器，这更容易导致漏电的增加。

仍以图1中的ESD保护电路为例，在纳米尺寸工艺条件下，该电路的漏电主要源于MOS电容Mcap的薄栅氧化层。栅氧化层越薄，MOS电容的泄漏电流就越大，从而在电阻R1上产生更大的压降，使得正常条件下节点A的电平高于VSS，继而使NMOS晶体管Mn1导通，将节点B下拉至一个低于VDD的电平，使得PMOS晶体管Mp2导通，将节点C上拉至一个高于VSS的电平，使得N-沟道钳位晶体管Mbig亚阈值导通。为保证电路具有足够的静电泄放能力，N-沟道钳位晶体管Mbig往往采用超大尺寸的晶体管实现，故其亚阈值漏电也很大。这样，由于MOS电容Mcap的漏电引发了更多的漏电因素。

过多的漏电电流增加了ESD保护电路的出错概率。例如，过大的漏电电流有可能导致ESD保护电路的误触发，进而在正常情况下开启钳位电路，导致电路工作失常及引发更加严重的漏电问题。同时，对于一些便携式应用，低漏电也是非常必要的。

总之，在没有ESD事件发生时，必须想办法抑制ESD保护电路的漏电电流，以免产生ESD钳位电路的误触发等后果。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题在于：如何抑制ESD保护电路的漏电电流。

（二）技术方案

为解决上述技术问题，本发明的技术方案提供了一种电源钳位ESD保护电路，包括：

电源管脚，用于提供电源电压VDD；

接地管脚，用于提供地电平VSS；

电容-电阻电路，用于感应静电放电ESD脉冲，所述电容-电阻电路包括：阻抗元件，连接于所述接地管脚和节点A之间；容抗元件，连接在节点A和节点B之间；

偏置电路，连接在所述节点B和电源管脚之间，用于为所述节点B提供偏置电压；

触发电路，连接于所述电源管脚、接地管脚和电容-电阻电路三者之间，用于根据所述节点A和节点B的电平产生静电放电的触发信号；其中，所述触发信号通过输出节点D输出；以及，

钳位电路，连接在所述电源管脚、接地管脚和触发电路三者之间，用于在接收到所述静电放电ESD触发信号后提供一个电源与地之间的低阻通道，以泄放静电电荷。

优选地，所述电容-电阻电路中的容抗元件通过PMOS电容实现，栅极连接至所述节点A，为容抗元件的下极板，源极、漏极和衬底均连接至所述节点B，为容抗元件的上极板。

优选地，所述触发电路进一步包括：

第一PMOS晶体管Mp1，栅极连接至所述节点B，源极连接至所述电源管脚，漏极连接至所述节点C；

第一NMOS晶体管Mn1，栅极连接至所述节点A，源极连接至所述接地管脚，漏极和所述第一PMOS晶体管Mp1的漏极相连；

第二PMOS晶体管Mp2，栅极连接至所述节点C，源极连接至所述电源管脚，漏极连接至所述输出节点D；以及，

第二NMOS晶体管Mn2，栅极连接至所述节点C，源极连接至所述接地管脚，漏极和所述第二PMOS晶体管Mp2的漏极相连。

优选地，所述偏置电路进一步包括：

第三PMOS晶体管Mp3，栅极连接至所述节点C，源极连接至所述接地管脚，漏极连接至所述节点B；

其中，所述第三PMOS晶体管Mp3的漏极作为所述偏置电路的输出节点，为所述电容-电阻电路的所述节点B提供偏置电压，同时，Mp3的栅极连接至所述节点C，以实现所述触发电路到所述偏置电路的反馈。

优选地，所述钳位电路进一步包括：

N-沟道钳位晶体管Mbig，栅极连接至所述触发电路的输出节点D，其源极连接至所述接地管脚，其漏极连接至所述电源管脚。

（三）有益效果

根据本发明的电源钳位ESD保护电路能够适用于目前的纳米尺寸工艺水平，可以在电路正常工作时大大减小静电保护电路的漏电电流，从而避免ESD钳位电路的误触发等风险；同时在ESD脉冲来临时，具有很好的钳位作用，可以有效保护内部电路不受静电损伤。

附图说明

图1是现有技术的采用传统电容-电阻（C-R）结构实现的电源钳位ESD保护电路的结构示意图；

图2是根据本发明技术方案的电容-电阻（C-R）型电源钳位ESD保护电路的结构示意图；

图3a、图3b分别是图1、图2中两种ESD检测电路在电源正常加电情况下的漏电电流仿真结果。

具体实施方式

下文中，将结合附图详细描述本发明的实施例。

本发明的核心思想在于：不将ESD检测电路直接连接到电源VDD，而是通过一个偏置电路间接地耦合到VDD。通过使用该偏置电路，可以减小MOS电容两端的电压差，从而降低该MOS电容的漏电电流，进而抑制ESD保护电路中其它晶体管的亚阈值漏电，提高电路的可靠性。

由此，本发明提供了一种电源钳位ESD保护电路，是一种采用偏置电路和反馈技术实现的电源和地（power-to-ground）之间的低漏电型钳位电路，其包括：电源管脚VDD，接地管脚VSS，以及耦合到该电源管脚VDD和接地管脚VSS之间的ESD检测电路与钳位电路。与传统的ESD检测电路（例如图1中的ESD检测电路，由电容-电阻（C-R）电路和触发电路构成）不同的一点是，除去电容-电阻（C-R）电路和触发电路外，本发明中的ESD检测电路还包括一个偏置电路。

图2示出了根据本发明的技术方案的电源钳位ESD保护电路的一个实施例的结构示意图，如图2所示，本实施例中的电源钳位ESD保护电路包括：电源管脚VDD，接地管脚VSS，以及耦合在电源VDD和地VSS之间的ESD检测电路和钳位电路。进一步地，本实施例中的ESD检测电路包括电容-电阻（C-R）电路、触发电路和偏置电路三个部分。

本实施例中的电容-电阻（C-R）电路用于感应静电放电ESD电压，包括一个容抗元件和一个阻抗元件。其中，阻抗元件连接在接地VSS和一个节点A之间，容抗元件连接在该节点A和一个节点B之间，且该节点B并非直接接电源。优选地，该容抗元件在先进纳米工艺水平下可以通过金属-氧化物-半导体（MOS）电容实现。

如图2所示，更具体地，本实施例中的C-R电路包括MOS电容Mcap和电阻R1。更具体地，电阻R1连接在地VSS和节点A之间，MOS电容Mcap连接在节点A和节点B之间，而不是直接接电源。由于该MOS电容的两端都不接地，只能通过PMOS晶体管实现。具体实施过程中，MOS电容Mcap的栅极连接到节点A，而其源极、漏极和衬底都连接到节点B。

本实施例中的触发电路用于产生ESD触发信号。如图2所示，本实施例中的触发电路可以包括第一PMOS晶体管Mp1、第一NMOS晶体管Mn1、第二PMOS晶体管Mp2和第二NMOS晶体管Mn2。其中，第一PMOS晶体管Mp1的栅极连接到节点B，其源极连接到电源VDD，漏极连接到节点C。第一NMOS晶体管Mn1的栅极连接至节点A，其源极连接至所述接地管脚，漏极也连接到节点C。第二PMOS晶体管Mp2的栅极连接至节点C，其源极连接至所述电源管脚，其漏极作为触发电路的输出端连接到节点D，用于输出一个ESD触发信号到后面的ESD钳位电路Mbig，使之在ESD脉冲到来时开启，提供电源到地之间的低阻通道。同时，第二NMOS晶体管Mn2的栅极连接至节点C，其源极连接至所述接地管脚，其漏极和第二PMOS晶体管Mp2的漏极相连，也连接到触发电路的输出节点D。

本实施例中的偏置电路连接在节点B和VDD之间，用于为C-R电路中的MOS电容Mcap的上极板（即节点B）提供一个偏置电压，该偏置电压低于VDD。通过这个偏置电路，可以减小MOS电容Mcap衬底和栅极的电压差，从而减小其泄漏电流。

仍参考图2，本实施例中的偏置电路仅包括一个PMOS晶体管Mcap。该NMOS晶体管Mcap的栅极接收节点C，由此实现触发电路到偏置电路的反馈。其源极接地，漏极作为偏置电路的输出端，连接到MOS电容Mcap的栅极，为节点B提供偏置电压。通过该偏置电路，MOS电容Mcap的栅极不再直接接电源，而是与VDD之间相差了一个PMOS晶体管Mp3的漏源电压，从而缩小了该MOS电容两端的电压差。

如图2所示，本实施例中的钳位电路由一个大尺寸的N-沟道钳位晶体管Mbig构成，其栅极接收ESD触发信号，连接到触发电路的输出节点D，源极和漏极分别接VSS和VDD。该钳位电路的作用是在接收到ESD触发信号后开启钳位晶体管，提供电源到地的电流泄放路径，保护内部电路。需要说明的是，此处的N-沟道钳位晶体管Mbig可由其它钳位器件代替，例如：可控硅整流器（SCR）等，不止局限于图2中的一种结构。

下面将详细描述该电源钳位ESD保护电路的工作原理，包括正常状态下和ESD事件发生时两种情况。

当ESD事件发生时，即：突然出现一个电源到地（VDD-to-VSS）的高压脉冲时，由于MOS电容Mcap的耦合作用，节点A电平上升，导致NMOS晶体管Mn1导通，下拉节点C至低电平VSS，进而导致PMOS晶体管Mp1导通，上拉节点D至高电平VDD，进而开启钳位电路，使N-沟道钳位晶体管Mbig导通，提供一个电源到地的低阻通道，泄放静电电荷，保护内部电路免受静电损伤。

同时，偏置电路也有助于钳位功能的实现。节点C将低电平反馈到PMOS晶体管Mp3的栅极，从而使其导通，拉低节点B的电平，使得触发电路中的PMOS晶体管Mp1保持关断，无法上拉节点C电平，进而使触发电路中NMOS晶体管Mn1保持关断，无法下拉节点D电平，使钳位电路能开启较长时间，充分泄放静电电荷。

另一方面，当没有ESD事件发生时（即:正常状态下），节点A通过下拉电阻R1的作用保持在低电平VSS，使得PMOS晶体管Mp1处于开启状态，节点C被上拉至高电平VDD，从而使得NMOS晶体管Mn2处于开启状态，节点D被下拉至低电平VSS，进而关断N-沟道钳位晶体管。同时，节点C的低电平也使得偏置电路中的PMOS晶体管Mp3无法导通，从而使其漏极（即节点B）保持较低的电压。节点B为低电平，一方面可以开启PMOS晶体管Mp1，将节点C进一步上拉至VDD，进而开启NMOS晶体管Mn2，将触发输出节点D进一步下拉至VSS，保证N-沟道钳位晶体管Mbig处于完全关断的状态；另一方面，节点B的电平远低于VDD，意味着MOS电容Mcap两端的电压差大大减小，相比于图1中的电路有了很大的改善（图1中MOS电容Mcap两端的电压差近似为VDD与VSS之差）。MOS电容Mcap两端的电压差越小，则其栅氧化层漏电就越小，这可以进一步抑制电路中其他MOS管的亚阈值漏电，防止误触发现象的发生。

下面，将利用电路仿真工具HSPICE分别对图1中的现有电路和图2中的根据本发明实施例的电源钳位ESD保护电路进行仿真，并对其仿真结果进行比较。基于对比较结果的分析，本发明的优势将更加明显。

本次仿真基于标准的65纳米工艺库，以证明本发明在先进纳米尺寸工艺条件下的优势。由于图1和图2中的电路使用了相同的N-沟道钳位晶体管作为电流泄放器件，而图2中的电路相对于图1中电路的主要改进在于：N-沟道钳位晶体管的栅极控制电路，即：ESD检测电路。因此，仿真仅针对ESD检测电路进行，不包括N-沟道钳位晶体管。

图3a和图3b显示了在电源正常加电时，图1、图2中两种ESD检测电路各自的总漏电电流大小。如图3a和图3b可知，传统结构的ESD检测电路的漏电电流约为5.47μA，而本发明提出的新型ESD检测电路的漏电电流仅有62nA，比前者减小了两个多数量级，从而证实了本发明中ESD电源钳位电路具有良好的低漏电特性。

如上所述，在正常状态下，根据本发明实施例的偏置电路可以使节点A和第二节点B之间的电压差维持在一个较低的范围内，从而降低MOS电容Mcap的栅氧化层漏电，既而减小整个电路的漏电电流，提高ESD保护电路的可靠性。

本实施例仅用于解释本发明的技术方案的目的。因此，本发明的技术方案不应该由本实施例限定。本实施例中所使用的要素同样也不应用于限定本发明的技术方案。

Claims (5)

1.一种电源钳位ESD保护电路，其特征在于，包括：

电源管脚，用于提供电源电压VDD；

接地管脚，用于提供地电平VSS；

电容-电阻电路，用于感应静电放电ESD脉冲，所述电容-电阻电路包括：阻抗元件和容抗元件，所述阻抗元件连接于所述接地管脚和节点A之间；所述容抗元件连接在节点A和节点B之间；

偏置电路，连接在所述节点B和电源管脚之间，用于为所述节点B提供偏置电压；

触发电路，连接于所述电源管脚、接地管脚和电容-电阻电路三者之间，用于根据所述节点A和节点B的电平产生静电放电的触发信号；其中，所述触发信号通过输出节点D输出；以及，

钳位电路，连接在所述电源管脚、接地管脚和触发电路三者之间，用于在接收到所述静电放电ESD触发信号后提供一个电源与地之间的低阻通道，以泄放静电电荷。

2.如权利要求1所述的电源钳位ESD保护电路，其特征在于，所述电容-电阻电路中的容抗元件通过PMOS电容实现，PMOS电容的栅极连接至所述节点A，源极、漏极和衬底均连接至所述节点B。

3.如权利要求1所述的电源钳位ESD保护电路，其特征在于，所述触发电路进一步包括：

第一PMOS晶体管Mp1，栅极连接至所述节点B，源极连接至所述电源管脚，漏极连接至节点C；

第一NMOS晶体管Mn1，栅极连接至所述节点A，源极连接至所述接地管脚，漏极和所述第一PMOS晶体管Mp1的漏极相连；

第二PMOS晶体管Mp2，栅极连接至所述节点C，源极连接至所述电源管脚，漏极连接至所述输出节点D；以及，

第二NMOS晶体管Mn2，栅极连接至所述节点C，源极连接至所述接地管脚，漏极和所述第二PMOS晶体管Mp2的漏极相连。

4.如权利要求1所述的电源钳位ESD保护电路，其特征在于，所述偏置电路进一步包括：

第三PMOS晶体管Mp3，栅极连接至所述节点C，源极连接至所述接地管脚，漏极连接至所述节点B；

其中，所述第三PMOS晶体管Mp3的漏极作为所述偏置电路的输出节点，为所述电容-电阻电路的所述节点B提供偏置电压。

5.如权利要求1~4中任一项所述的电源钳位ESD保护电路，其特征在于，所述钳位电路进一步包括：

N-沟道钳位晶体管Mbig，栅极连接至所述触发电路的输出节点D，源极连接至所述接地管脚，漏极连接至所述电源管脚。

Images