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CN102800703B - 半导体装置 - Google Patents

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CN102800703B
CN102800703B CN201210161920.2A CN201210161920A CN102800703B CN 102800703 B CN102800703 B CN 102800703B CN 201210161920 A CN201210161920 A CN 201210161920A CN 102800703 B CN102800703 B CN 102800703B
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Abstract

一种半导体装置，其为高效率功率MOS晶体管，比现有技术进一步改善了具有低导通电阻特性的功率MOS晶体管的开关特性。半导体芯片（100）具有：栅极电极（6），其在由指状电极构成的源极电极（8）与漏极电极（9）之间从指状电极的一端部（GE1）延伸到另一端部（GE2）；栅极引出电极，其经由形成于层间绝缘膜（7）的接触孔分别与栅极电极的端部（GE1，GE2）连接；钝化膜（12），其覆盖在所述层间绝缘膜上；栅极连接电极（G1，G2），其成为所述栅极引出电极的一部分，在该钝化膜的开口部露出；突起电极（25），其形成于该栅极连接电极。该半导体芯片（100）经由该突起电极与形成于BGA基板（200）的表面（201）的电阻低的栅极电极分流用基板布线（23）连接。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及由导通电阻低、开关特性优良的功率MOS晶体管构成的半导体装置。
背景技术
功率MOS晶体管与双极型功率晶体管相比开关特性优良且特性稳定，使用方便，因而广泛使用于DC－DC转换器等开关电源、电动机的倒相电路等。
近年来，随着便携式电话等便携式机器向小型轻量化发展，需要进一步降低在这些机器上使用的功率MOS晶体管的导通电阻并改善功率MOS晶体管的开关特性。只要提高低浓度漏极层即漂移层的杂质浓度就能够降低功率MOS晶体管的导通电阻。
但是，如果提高漂移层的杂质浓度，则漏源极间耐压BVDS下降，导通电阻与BVDS处于折衷关系。因而，不能将漂移层的杂质浓度无限制地提高。为了在规定的BVDS的基础上进一步降低导通电阻，需要增加漏极电流通道的截面积，即需要增加栅极宽度Ｗ。
在这样的情况下，为了不增加芯片大小，采用指状电极，该指状电极构成为多个呈手指状（手指形状）延伸的漏极电极和源极电极相互插入彼此的指间。栅极电极配置在指状的漏极电极与源极电极之间，并且从指状电极的一端部延伸到另一端部。
另外，对于功率MOS晶体管的开关特性，通过在栅极输入端子上施加规定大小的脉冲电压VP时的栅极电压VG的响应速度来评价。在沟道正上方的栅极电极上直接施加的栅极电压VG的大小不是立刻上升到规定的输入脉冲电压VP，而是延迟与栅极电阻RG和栅极输入电容CI的大小相关的时间上升。
该延迟时间被称为上升时间trise，并成为trise∝RGCI的关系。延迟时间trise等于从达到0.9VP的时间减去达到0.1VP的时间，最终达到栅极电压VG＝VP。栅极电阻RG和栅极输入电容CI越大，栅极电压VG的上升时间trise越长，使得功率MOS晶体管的开关特性恶化。
作为图3（A）所示的功率MOS晶体管50的输入电压Vin，施加脉冲电压VP时的栅极电压VG的上升状态如图3（C）所示，对此将在后面详述。脉冲电压VP施加在图3（B）所示的CR电路上，图3（B）所示的CR电路成为图3（A）所示的功率MOS晶体管50的等效电路。
栅极电压VG延迟上升时间trise上升，该上升时间trise根据栅极电阻RG与栅极输入电容CI的乘积的时间常数RGCI来确定。并且，栅极电压VG在脉冲电压VP断开时也延迟下降。如图3（D）所示，漏极电压VD与栅极电压VG对应地也发生下降延迟、上升延迟。因而，如果栅极布线的电阻RG大，则功率MOS晶体管的开关特性恶化。
以往，栅极电极由掺杂有杂质的多晶硅膜来形成，但是近年来，通过在多晶硅膜上层叠金属硅化物膜等的结构来谋求降低栅极电阻RG。
在以下专利文件1中公开有降低栅极输入电容CI的大小和栅极电阻RG的内容。关于降低栅极输入电容CI的内容，公开有在抑制功率MOS晶体管的导通电阻上升的同时，谋求降低构成该栅极输入电容CI的栅漏极间电容CGD。
即，降低沟道区附近的漂移层的杂质浓度，使耗尽层容易扩大，由此谋求减小栅漏极间电容CGD，降低栅极输入电容CI，另一方面，通过提高漏极层附近的漂移层的杂质浓度来谋求降低导通电阻。
关于降低栅极电阻RG的内容，公开有在漏源极间延伸的栅极电极上的层间绝缘膜上沿着栅极电极整体形成槽，并将用钨（W）填充该槽内的插塞电极（プラグ電極）作为栅极电极分流布线，由于以相当于层间绝缘膜的膜厚的厚度形成金属钨（W），因此能够谋求降低栅极电阻RG。
专利文件：（日本）特开2010－171433号公报
如专利文件1所述，只要在漏源极间延伸的栅极电极上的层间绝缘膜上沿着栅极电极形成槽，并由用钨（W）填充该槽内的插塞电极形成栅极电极分流布线，就能够将栅极电阻RG充分降低到一定值。
但是，为了应对进一步改善开关特性的要求，需要进一步降低由钨（W）层形成的插塞电极的电阻。为此，需要进一步增加由钨（W）形成的插塞电极的膜厚和宽度。然而，形成这样膜厚厚、宽度宽的插塞电极，不利于形成细微化布线图案。
因而，为了进一步降低栅极电阻RG，就需要新的技术方案。
发明内容
本发明的半导体装置具有基板和半导体芯片，该半导体装置的特征在于，
在该基板上形成有栅极电极分流用基板布线、基板源极布线及基板漏极布线；
由指状电极构成的源极电极和漏极电极；
在所述源极电极与所述漏极电极之间，从所述指状电极的一端部延伸到另一端部的栅极电极；
经由形成于覆盖在所述栅极电极上的层间绝缘膜的接触孔与所述栅极电极的两端部连接的两个栅极引出电极；
覆盖在所述层间绝缘膜上的钝化膜；
在形成于所述钝化膜的开口部露出的所述栅极引出电极的一部分即栅极连接电极、所述源极电极的一部分即源极连接电极、所述漏极电极的一部分即漏极连接电极；
在所述栅极连接电极、所述源极连接电极及所述漏极连接电极上形成的突起电极；
所述基板的所述栅极电极分流用基板布线、所述基板源极布线及所述基板漏极布线分别经由所述突起电极与所述半导体芯片的所述栅极连接电极、所述源极连接电极及所述漏极连接电极连接。
另外，本发明的半导体装置具有基板和半导体芯片，该半导体装置的特征在于，
在该基板上形成有栅极电极分流用基板布线、基板源极布线及基板漏极布线；
该半导体芯片包括：
由指状电极构成的源极电极和漏极电极；
在所述源极电极与所述漏极电极之间，从所述指状电极的一端部延伸到另一端部的栅极电极；
经由形成于覆盖在所述栅极电极上的层间绝缘膜的接触孔，与所述栅极电极的两端部以及所述源极电极与所述漏极电极之间的多个栅极电极连接的多个栅极引出电极；
覆盖在所述层间绝缘膜上的钝化膜；
在形成于所述钝化膜的开口部露出的成为多个所述栅极引出电极的一部分的栅极连接电极、成为所述源极电极的一部分的源极连接电极、成为所述漏极电极的一部分的漏极连接电极；
在所述栅极连接电极、所述源极连接电极及所述漏极连接电极上形成的突起电极；
所述基板的所述栅极电极分流用基板布线、所述基板源极布线及所述基板漏极布线分别经由所述突起电极与所述半导体芯片的所述栅极连接电极、所述源极连接电极及所述漏极连接电极连接。
另外，本发明的半导体装置具有基板和半导体芯片，该半导体装置的特征在于，
在该基板上形成有栅极电极分流用基板布线、基板源极布线及基板漏极布线；
该半导体芯片包括：
由指状电极构成的源极电极和漏极电极；
在所述源极电极与所述漏极电极之间，从所述指状电极的一端部延伸到另一端部的栅极电极；
经由形成于覆盖在所述栅极电极上的层间绝缘膜的接触孔，与自所述指状电极两端部离开的中央区域的所述源极电极和所述漏极电极之间的一个或多个栅极电极连接的一个或多个栅极引出电极；
覆盖在所述层间绝缘膜上的钝化膜；
在形成于所述钝化膜的开口部露出的成为多个所述栅极引出电极的一部分的栅极连接电极、成为所述源极电极的一部分的源极连接电极、成为所述漏极电极的一部分的漏极连接电极；
在所述栅极连接电极、所述源极连接电极及所述漏极连接电极上形成的突起电极；
所述基板的所述栅极电极分流用基板布线、所述基板源极布线及所述基板漏极布线分别经由所述突起电极与所述半导体芯片的所述栅极连接电极、所述源极连接电极及所述漏极连接电极连接。
另外，本发明的半导体装置具有基板和半导体芯片，该半导体装置的特征在于，
在该基板上形成有栅极电极分流用基板布线、基板源极布线及基板漏极布线；
该半导体芯片包括：
由指状电极构成的源极电极和漏极电极；
在所述源极电极与所述漏极电极之间，从所述指状电极的一端部延伸到另一端部的栅极电极；
经由形成于覆盖在所述栅极电极上的层间绝缘膜的接触孔，与所述栅极电极一端部以及所述源极电极与所述漏极电极之间的栅极电极连接的栅极引出电极；
覆盖在所述层间绝缘膜上的钝化膜；
在形成于所述钝化膜的开口部露出的成为多个所述栅极引出电极的一部分的栅极连接电极、成为所述源极电极的一部分的源极连接电极、成为所述漏极电极的一部分的漏极连接电极；
在所述栅极连接电极、所述源极连接电极及所述漏极连接电极上形成的突起电极；
所述基板的所述栅极电极分流用基板布线、所述基板源极布线及所述基板漏极布线分别经由所述突起电极与所述半导体芯片的所述栅极连接电极、所述源极连接电极及所述漏极连接电极连接。
并且，本发明的半导体装置的特征在于，所述突起电极是在所述半导体芯片的所述各连接电极上形成的金凸块电极。
并且，本发明的半导体装置的特征在于，所述金凸块电极是在所述半导体芯片的各连接电极上通过引线接合连接金线并将该金线的前端切断而形成的。
并且，本发明的半导体装置的特征在于，所述突起电极是在所述半导体芯片的各连接电极上形成的焊料凸块电极。
并且，本发明的半导体装置的特征在于，所述半导体芯片是晶片级芯片尺寸封装。
并且，本发明的半导体装置的特征在于，所述基板是球栅阵列基板，在该基板的背面形成有具有焊料凸块的基板源极背面布线、基板漏极背面布线，该基板源极背面布线和基板漏极背面布线分别经由形成于该基板的通孔与该基板表面的所述基板源极电极、所述基板漏极电极连接。
并且，本发明的半导体装置的特征在于，在所述球栅阵列基板的背面形成有所述栅极电极分流用基板布线，在所述球栅阵列基板的表面形成有经由形成于该球栅阵列基板的通孔与该栅极电极分流用基板布线连接的栅极连接用基板电极。
并且，本发明的半导体装置的特征在于，所述半导体芯片是由功率MOS晶体管及其控制电路、周边电路构成的半导体集成电路，所述功率MOS晶体管具有由所述指状电极形成的所述源极电极、所述漏极电极等。
根据本发明的半导体装置，能够降低栅极电阻，能够谋求进一步改善功率MOS晶体管的开关特性。
附图说明
图1（A）～（C）是本发明实施方式的BGA基板的表面结构、背面结构及由半导体芯片和BGA基板构成的半导体装置的剖面图。
图2（A）、（B）是本发明实施方式的半导体芯片内的功率MOS晶体管的俯视图和主要部分放大剖面图。
图3（A）～（D）表示在功率MOS晶体管的输入端子上施加脉冲电压时的栅极电压、漏极电压的响应特性。
图4（A）～（C）表示在采用多个本实施方式的半导体装置即功率MOS晶体管构成并联结构时的半导体芯片状态下的各功率MOS晶体管的栅极电压对应于脉冲电压输入的响应特性。
图5（A）～（C）表示在采用多个本实施方式的半导体装置即功率MOS晶体管构成并联结构时的作为半导体装置的各功率MOS晶体管的栅极电压对应于脉冲电压输入的响应特性。
图6（A）、（B）表示在采用多个其他实施方式的半导体装置即功率MOS晶体管构成并联结构时的作为半导体装置的各功率MOS晶体管的栅极电压对应于脉冲电压输入的响应特性。
附图标记说明
1 P型阱；2 N-型漂移层；3 N+型源极层；4 N+型漏极层；5栅极绝缘膜；6 栅极电极；7 层间绝缘膜；8 漏极电极；9 漏极电极；11 栅极引出电极；12 钝化膜；GE1，GE2 栅极电极端部；G1，G11，G12，G2，G21，G22 栅极连接电极；GXX，GX1～GX5 栅极连接电极；S1～S5 漏极连接电极；D1～D5 漏极连接电极；50 功率MOS晶体管；100 半导体芯片；21 基板源极布线；22 基板漏极布线；23 栅极电极分流用基板布线；21a 基板源极背面布线；22a 基板漏极背面布线；24 焊料凸块；25 突起电极；SH1～SH5 源极连接用基板电极；DH1～DH5 漏极连接用基板电极；HG1，HG2，HGX1～HGX5 栅极连接用基板电极200；BGA 基板；201 BGA基板的表面；202 BGA基板的背面。
具体实施方式
下面，参照图1和图2对本实施方式的半导体装置的特征进行说明。如图1（C）所示，本实施方式的半导体装置构成为，将包括图2所示功率MOS晶体管50的半导体芯片100经由突起电极25连接到图1所示的球栅阵列（BGA：Ball Grid Array）基板200的表面201。
图1（A）是BGA基板200的表面201的俯视图。在图1（A）中，虽形成有由铜（Cu）等构成的各种基板布线，但仅表示出说明本实施方式的半导体装置所需要的与功率MOS晶体管50直接相关的基板源极布线21、基板漏极布线22以及栅极电极分流用基板布线23。在各布线上覆盖有未图示的保护膜，而漏极连接用基板电极DH1～DH5部分、源极连接用基板电极SH1～SH5部分及栅极连接用基板电极HG1，HG2部分上的保护膜被去除，包括其他所需部分在内的各布线的一部分露出。
图1（B）是BGA基板200的背面202的俯视图。在图1（B）中，虽也形成有由铜（Cu）等构成的各种基板布线，但以同样的主旨仅表示基板源极背面布线21a和基板漏极背面布线22a。基板源极布线21与基板源极背面布线21a、基板漏极布线22与基板漏极背面布线22a经由形成于BGA基板200的未图示的通孔通过导电层被连接。
需要说明的是，也可以在BGA基板200的表面201上仅形成栅极连接用基板电极HG1，HG2，在BGA基板200的背面202上形成经由形成于BGA基板200的通孔与该栅极连接用基板电极HG1，HG2连接的栅极电极分流用基板布线23。在各背面布线的规定区域形成焊料凸块24。
图2（A）是本实施方式的半导体装置所使用的半导体芯片100的俯视图，仅表示功率MOS晶体管50，而省略了用于说明发明不需要的控制电路等周边电路的记载。图2（B）是图2（A）的A－A线的主要部分放大剖面图。
如图2（A）所示，功率MOS晶体管50采用源极电极8与漏极电极9呈指状配置在彼此的电极间的指状电极。作为一个例子，在源极电极8的引出部中表示有后面叙述的五个源极连接电极S1～S5，在漏极电极9的引出部中表示有五个漏极连接电极D1～D5。各连接电极的个数可根据各电极的大小来增减。
需要说明的是，从降低导通电阻的观点来看，功率MOS晶体管50的形状为如图2（A）所示，将呈指状的源极电极8和漏极电极9的长度缩短，在整体上呈横长的结构比在整体上呈纵长的结构有利。因为通过使漏极电极9的长度缩短而使漏极电极9的电阻更加减小，有助于功率MOS晶体管50的低导通电阻化。
如图2（A）所示，栅极电极6在形成为指状的源极电极8与漏极电极9之间，从指状电极的一端部GE1向另一端部GE2延伸。如上所述，在将功率MOS晶体管50的形状构成为横长的情况下，栅极电极6的端部GE1与端部GE2之间的距离比起将功率MOS晶体管50的形状构成为纵长的情况，长出与指之间的角部数量增加相应的长度。
图2（B）是图2（A）的A－A线的主要部分放大剖面图。在未图示的P型半导体基板上形成未图示的N型外延层，该N型外延层通过未图示的P+型分离层被分离成多个有源区域。在其中一个有源区域的N型外延层上形成P型阱层1。在P型阱层1上形成未图示的P型体层。在P型体层上形成N+型源极层3。
并且，在P型阱层1上形成N－型漂移层2，在该N－型漂移层2上形成N+型漏极层4。在N+型源极层3与N－型漂移层2之间的P型阱层1等上形成栅极绝缘膜5，在该栅极绝缘膜5上形成由硅化物膜等形成的栅极电极6。栅极绝缘膜5、栅极电极6延伸到指状电极的左右栅极电极6的端部GE1、GE2。
形成源极电极8、漏极电极9以及栅极引出电极11，其中，源极电极8由铝（Al）等形成，经由形成于层间绝缘膜7的接触孔与N+型源极层3连接，漏极电极9与N+型漏极层4连接，栅极引出电极11与栅极电极6的端部GE1、端部GE2连接。另外，根据需要也形成与指部的栅极电极6的一部分或全部连接的未图示的栅极引出电极11。
在包括栅极引出电极11等的半导体芯片的整个面上形成钝化膜12，如图2（A）所示，从形成于该钝化膜12的开口，露出作为源极电极8的一部分的源极连接电极S1～S5、作为漏极电极9的一部分的漏极连接电极D1～D5、作为栅极引出电极11的一部分的栅极连接电极G11，G12，G21，G22。
根据需要，也使与各指部的栅极电极6的一部分或全部连接的栅极引出电极11的未图示的栅极连接电极GXX露出。在以下说明中，将G11、G12表示为G1、将G21、G22表示为G2。
在多层布线结构的情况下，形成各层的层间绝缘膜和由铝（Al）等形成的上层布线，该上层布线通过形成于该层间绝缘膜的通孔与下层布线连接。根据需要，源极连接电极S1～S5、漏极连接电极D1～D5、栅极连接电极G1，G2经由该通孔被引出到上层布线，在钝化膜12的开口露出。
如图1（C）所示，图1（A）所示的BGA基板200的表面201与图2所示的半导体芯片100经由突起电极25连接，由此完成BGA基板200与半导体芯片100一体化的本实施方式的半导体装置。BGA基板200与半导体芯片100一体化的顺序如下。
在形成于覆盖半导体芯片100表面的钝化膜12上的开口露出的源极连接电极S1～S5、漏极连接电极D1～D5、栅极连接电极G1，G2以及其他必要部分的开口部的布线上，通过引线接合连接金（Au）引线，在该引线接合部分的正上方附近切断金（Au）引线。由此，在各自的开口部的布线等上形成突起电极25。
在将突起电极25的前端平坦化之后，将源极连接电极S1～S5上的突起电极25与BGA基板200的表面201的源极布线连接用基板电极SH1～SH5对位连接，将漏极连接电极D1～D5上的突起电极25与漏极布线连接用基板电极DH1～DH5对位连接，将栅极连接电极G1，G2上的突起电极25与栅极布线连接用基板电极HG1，HG2对位连接，由此，BGA基板200与半导体芯片100被一体化。
在本实施方式中，如上所述，经由通过金（Au）引线的引线接合而形成的突起电极25，半导体芯片100与BGA基板200连接。取而代之，也可以采用规定的工序在半导体芯片100的源极连接电极S1～S5等上形成焊料凸块电极等构成为晶片级芯片尺寸封装（WLP：Wafer Level Chip SizePackage），并经由该焊料凸块电极，使该WLP与BGA基板200的表面201的各布线连接用基板电极连接。
也可以不是WLP而是一般的带焊料凸块的半导体芯片100。并且，突起电极25也能够通过电解镀金（Au）或化学镀金（Au）来形成。
涉及本实施方式的发明的特征在于，利用在BGA基板200的表面201形成的膜厚厚的由低电阻的铜（Cu）等形成的布线形成栅极电极分流用基板布线23，该栅极电极分流用基板布线23对功率MOS晶体管的栅极电极6的两端部GE1，GE2上的栅极连接电极G1和栅极连接电极G2进行分流。在图5中表示有通过本实施方式的栅极电极分流用基板布线23改善开关特性的效果。在以下，比较说明通过本实施方式得到的开关特性改善效果与图4所示的不存在栅极电极分流用基板布线23的功率MOS晶体管单体的情况下的开关特性。
在比较两者之前，参照图3说明在对具有栅极电阻RG和栅极输入电容CI的功率MOS晶体管50施加脉冲电压VP时的栅极电压VG、漏极电压VD的响应特性。图3（A）是功率MOS晶体管50的电路图，图3（B）是作为该电路图的等效电路的由RGCI时间常数构成的电路图。功率MOS晶体管50的栅极输入电容CI成为将栅源极间电容CGS与栅漏极间的反馈电容CGD相加的值。
将CI的存储电荷量设为q时，在输入端子Vin上施加脉冲电压VP时的栅极电压VG，即在栅极输入电容CI上施加的电压成为q/CI＝VP－RG（dq/dt）＝VG，通过求解该微分方程得到q＝CVP（1－e-t/R G C I）。因而，VG＝q/CI＝VP（1－e-t/R G C I）。并且，用初始值t＝0、q＝CIVP来求解Rdq/dt+q/CI＝0，得出脉冲电压VP断开时的栅极电压VG为VG＝VPe-t/R G C I。能够理解到栅极电压VG不是与脉冲电压VP对应地呈阶梯状变化，而是按照指数函数关系变化。
图3（C）表示在施加脉冲电压VP时的栅极电压VG的上升、下降的状态。即使脉冲电压VP导通，栅极电压VG也不能立刻上升，且即使脉冲电压VP断开，栅极电压VG也不能立刻变为零。如图3（D）所示，即使栅极电压VG上升，直到超过阈值电压Vt为止，漏极电压VD也不降低。另外，即使栅极电压VG下降，直到下降到阈值电压Vt以下为止，漏极电压不上升。
栅极电压VG的上升时间trise与RGCI乘积成比例地变长。因而，为了提高开关特性，需要降低栅极输入电容CI并将栅极电阻RG尽可能地减小。
在图4和图5中，通过假设栅极宽度宽且栅极电极6长的功率MOS晶体管50与并联多个小的功率MOS晶体管的结构等效，来分析其开关特性。小的功率MOS晶体管可以以指为单位或者以多根指为单位。
在图4（A）中，作为一个例子表示的是，在没有将半导体芯片与BGA基板200连接的状态下，将功率MOS晶体管50单体作为五个小功率MOS晶体管TR1～TR5的集合的情况下的电路图。对栅极电极端部GE1施加作为输入电压Vin的电压VP。图4（B）是其等效电路。RG1～RG5是各功率MOS晶体管TR1～TR5的栅极电阻，RGX是TR5与栅极电极端部GE2之间的电阻。
离栅极电极端部GE1最近的第一晶体管TR1的栅极电阻是RG1，第三晶体管TR3的栅极电阻是RG1+RG2+RG3，第五晶体管TR5的栅极电阻是RG1+RG2+RG3+RG4+RG5，从作为信号输入端子的栅极电极6的端部GE1越趋向相反侧的栅极电极6的端部GE2，各小的晶体管的栅极电阻RG变得越大。
其结果如图4（C）所示，离信号输入端子最近的栅极阻值小的晶体管TR1的栅极电压VG的上升快，离输入端子最远的相反侧的端子GE2附近的栅极阻值大的晶体管TR5的上升时间最长。在晶体管TR1与晶体管TR5之间的晶体管TR2，TR3，TR4从晶体管TR1的上升时间依次接近晶体管TR5的上升时间。这样，作为这些晶体管的集合体，功率MOS晶体管50的栅极电压VG的上升时间被确定。
图5（A）表示将图4（A）所示的功率MOS晶体管50连接到BGA基板200的表面201时的功率MOS晶体管50的电路图。对于与BGA基板200的表面201的连接部，仅以理解本发明所需的限度来表示。即，仅表示BGA基板200的表面201的栅极电极分流用基板布线23、栅极连接用基板电极HG1，HG2、与该栅极连接用基板电极HG1，HG2连接的栅极连接电极G1，G2、突起电极25。
图5（B）是图5（A）的功率MOS晶体管50的等效电路。与图4（B）的不同点在于，与作为信号输入端子的栅极电极端部GE1连接的栅极连接电极G1和与栅极电极端部GE2连接的栅极连接电极G2分别连接在栅极电极分流用基板布线23两端的栅极连接用基板电极HG1，HG2上，该栅极电极分流用基板布线23形成于BGA基板200的表面201。
栅极电极分流用基板布线23由铜（Cu）等的薄膜形成，与使用于半导体芯片100的金属布线的膜厚小于1μm的薄铝（Al）等相比，膜厚厚十倍左右，电阻率也比铝（Al）等小。即，栅极电极分流用基板布线23的薄膜电阻比半导体芯片100的由铝（Al）等形成的金属布线小十倍左右以上。
因而，离信号输入端远的栅极连接电极G2的电位变得与栅极连接电极G1的电位几乎相等。其结果，TR1的栅极电阻成为RG1和RG2+RG3+RG4+RG5+RGX的并联电阻，TR2的栅极电阻成为RG1+RG2和RG3+RG4+RG5+RGX的并联电阻，TR3的栅极电阻成为RG1+RG2+RG3和RG4+RG5+RGX的并联电阻。TR4的栅极电阻与TR2相同，TR5的栅极电阻是与TR1相同。
在将RG1，RG2，RG3，RG4，RG5，RGX考虑成相同的电阻并设为R的情况下，TR1，TR5的栅极电阻成为（5/6）R，TR2，TR4的栅极电阻成为（4/3）R，TR3的栅极电阻成为（3/2）R。与此相比，图4的情况是，TR1的栅极电阻是R，TR2的栅极电阻是2R，TR3的栅极电阻是3R，TR4的栅极电阻是4R，TR5的栅极电阻是5R，即各栅极电阻大，因此本实施方式的栅极电阻的改善效果显著。
在这样的情况下，在脉冲电压VP被输入时的栅极电压VG的上升、下降特性如图5（C）所示。因为TR1与TR5的栅极阻值几乎相等，各栅极电压VG的上升、下降变得相等。与图4的TR1的情况相比，栅极电阻变小为（5/6）R，TR1的栅极电压VG的上升、下降时间相应地得到改善。TR5的情况是栅极电阻从图4的5R降低到（5/6）R，因此其改善度大。
TR2的情况是栅极电阻从图4的2R降低到（4/3）R，TR3的情况是从3R降低到（3/2）R，TR4的情况是从4R降低到（4/3）R，栅极电压VG的上升、下降时间相应地得到较大改善。
其结果，对本实施方式的功率MOS晶体管50输入脉冲电压VP时的栅极电压VG的上升、下降特性，比起图4所示的功率MOS晶体管50单体的情况下的栅极电压VG的上升、下降特性得到较大改善。本实施方式的特征在于，如上所述，利用在BGA基板200的表面201形成的低电阻的栅极电极分流用基板布线23将栅极连接电极G1和G2分流，由此较大地改善栅极电压VG的上升、下降特性。
并且，如图6（A）的等效电路所示，在与指部的栅极电极6连接的栅极引出电极11的一部分即栅极连接电极GX1～GX5部分，也形成突起电极25a，将该突起电极25a与栅极电极分流用基板布线23的一部分即栅极连接用基板电极HGX1～HGX5分别连接，其中栅极电极分流用基板布线23形成于BGA基板200的表面201，由此能够进一步改善开关特性。
在这样的情况下，对于各晶体管TR1～TR5，不是经由在半导体芯片100中通常使用的薄层电阻40mΩ左右的由铝（Al）等形成的金属布线，而是经由薄层电阻比其低十倍左右的栅极电极分流用基板布线23施加脉冲电压VP。
因而，如图6（B）所示，各晶体管表现出相同的被改善了的栅极电压VG的上升、下降特性，使功率MOS晶体管50整体的栅极电压VG的上升、下降特性也得到较大改善。并且，在这样的情况下，不是将所有栅极连接电极GX1～GX5，而是仅将其中之一与对应的一个栅极连接用基板电极HGX1～HGX5连接，也具有改善开关特性的效果。此时，优选将GX3与HGX3连接。
另外，在本实施方式中，构成功率MOS晶体管的各部MOS晶体管变得平均地工作，因此还产生有利于静电释放（ESD：Electro Static Discharge）特性的效果。
省略图示的说明，即使是仅将图6中的TR3的栅极连接电极GX3与栅极连接用基板电极HGX3连接而不存在其他栅极连接电极的方式，开关特性也被改善。在这样的情况下，TR3的栅极电阻因由栅极分流用电极23构成而变小，TR2和TR4的栅极电阻分别成为RG3、RG4，TR1和TR5的栅极电阻分别成为RG2+RG3、RG4+RG5。将各电阻如上所述设为相等的R时，TR2和TR4的栅极电阻成为R，TR1和TR5的栅极电阻成为2R。
因而，虽然开关特性不能被改善到相当于图6的方式，但是能够期待与图5的方式同等以上的改善效果。虽然TR1、TR5的栅极电阻是2R，变得大于图5情况下的（5/6）R，但是TR2、TR4的栅极电阻是R，小于图5情况下的（4/3）R，TR3的栅极电阻是比图5情况下的（3/2）R低十倍左右。在这样的情况下，如果进一步将栅极连接电极G1，G2中的任一个与对应的栅极连接用基板电极HG1，HG2中的任一个连接，则开关特性的改善效果好。
另外，例如，将栅极连接电极GX1与栅极连接用基板电极HGX1连接，将离栅极连接电极GX1远的一侧的栅极连接电极G2与栅极连接用基板电极HG2连接，而离栅极连接电极GX1近的一侧的栅极连接电极G1不与栅极连接用基板电极HG1连接的方式也具有改善开关特性的效果。
需要说明的是，在本实施方式中，说明了半导体芯片100与BGA基板连接的半导体装置，但是，显然也适用于不伴有凸块电极的一般的基板。

Claims (11)

1.一种半导体装置，其特征在于，具有基板和半导体芯片；
在该基板上形成有栅极电极分流用基板布线、基板源极布线及基板漏极布线；
该半导体芯片包括：
由指状电极构成的源极电极和漏极电极；
在所述源极电极与所述漏极电极之间，从所述指状电极的一端部延伸到另一端部的栅极电极；
经由形成于覆盖在所述栅极电极上的层间绝缘膜的接触孔与所述栅极电极的两端部连接的两个栅极引出电极；
覆盖在所述层间绝缘膜上的钝化膜；
在形成于所述钝化膜的开口部露出的所述栅极引出电极的一部分即栅极连接电极、所述源极电极的一部分即源极连接电极、所述漏极电极的一部分即漏极连接电极；
在所述栅极连接电极、所述源极连接电极及所述漏极连接电极上形成的突起电极；
所述基板的所述栅极电极分流用基板布线、所述基板源极布线及所述基板漏极布线分别经由所述突起电极与所述半导体芯片的所述栅极连接电极、所述源极连接电极及所述漏极连接电极连接，其中所述栅极电极分流用基板布线具有比所述半导体芯片的相应金属布线的薄膜电阻小的薄膜电阻。
2.一种半导体装置，其特征在于，具有基板和半导体芯片；
在该基板上形成有栅极电极分流用基板布线、基板源极布线及基板漏极布线；
该半导体芯片包括：
由指状电极构成的源极电极和漏极电极；
在所述源极电极与所述漏极电极之间，从所述指状电极的一端部延伸到另一端部的栅极电极；
经由形成于覆盖在所述栅极电极上的层间绝缘膜的接触孔，与所述栅极电极的两端部以及接触所述栅极电极的所述源极电极与所述漏极电极之间的多个第一栅极连接电极连接的多个栅极引出电极；
覆盖在所述层间绝缘膜上的钝化膜，所述多个第一栅极连接电极在形成于所述钝化膜的开口部露出；
在形成于所述钝化膜的另一些开口部露出的成为所述多个栅极引出电极的一部分的第二栅极连接电极、成为所述源极电极的一部分的源极连接电极、成为所述漏极电极的一部分的漏极连接电极；
在所述栅极连接电极、所述源极连接电极及所述漏极连接电极上形成的突起电极；
所述基板的所述栅极电极分流用基板布线、所述基板源极布线及所述基板漏极布线分别经由所述突起电极与所述半导体芯片的所述栅极连接电极、所述源极连接电极及所述漏极连接电极连接，其中所述栅极电极分流用基板布线具有比所述半导体芯片的相应金属布线的薄膜电阻小的薄膜电阻。
3.一种半导体装置，其特征在于，具有基板和半导体芯片；
在该基板上形成有栅极电极分流用基板布线、基板源极布线及基板漏极布线；
该半导体芯片包括：
由指状电极构成的源极电极和漏极电极；
在所述源极电极与所述漏极电极之间，从所述指状电极的一端部延伸到另一端部的栅极电极；
经由形成于覆盖在所述栅极电极上的层间绝缘膜的接触孔，与自所述指状电极两端部离开的中央区域的所述源极电极和所述漏极电极之间的所述栅极电极连接的一个或多个栅极连接电极；
覆盖在所述层间绝缘膜上的钝化膜，所述一个或多个栅极连接电极在形成于所述钝化膜的开口部露出；
在形成于所述钝化膜的另一些开口部露出的成为所述源极电极的一部分的源极连接电极、以及成为所述漏极电极的一部分的漏极连接电极；
在所述一个或多个栅极连接电极、所述源极连接电极及所述漏极连接电极上形成的突起电极；
所述基板的所述栅极电极分流用基板布线、所述基板源极布线及所述基板漏极布线分别经由所述突起电极与所述半导体芯片的所述一个或多个栅极连接电极、所述源极连接电极及所述漏极连接电极连接，其中所述栅极电极分流用基板布线具有比所述半导体芯片的相应金属布线的薄膜电阻小的薄膜电阻。
4.一种半导体装置，其特征在于，具有基板和半导体芯片；
在该基板上形成有栅极电极分流用基板布线、基板源极布线及基板漏极布线；
该半导体芯片包括：
由指状电极构成的源极电极和漏极电极；
在所述源极电极与所述漏极电极之间，从所述指状电极的一端部延伸到另一端部的栅极电极，所述栅极电极具有与一端连接的栅极引出电极；
经由形成于覆盖在所述栅极电极上的层间绝缘膜的接触孔，与所述源极电极与所述漏极电极之间的所述栅极电极接触的第一栅极连接电极；
覆盖在所述层间绝缘膜上的钝化膜，所述第一栅极连接电极在形成于所述钝化膜的开口部露出；
在形成于所述钝化膜的另一些开口部露出的成为所述栅极引出电极的一部分的第二栅极连接电极、成为所述源极电极的一部分的源极连接电极、成为所述漏极电极的一部分的漏极连接电极；
在所述栅极连接电极、所述源极连接电极及所述漏极连接电极上形成的突起电极；
所述基板的所述栅极电极分流用基板布线、所述基板源极布线及所述基板漏极布线分别经由所述突起电极与所述半导体芯片的所述第一和第二栅极连接电极、所述源极连接电极及所述漏极连接电极连接，其中所述栅极电极分流用基板布线具有比所述半导体芯片的相应金属布线的薄膜电阻小的薄膜电阻。
5.如权利要求1至4中任一项所述的半导体装置，其特征在于，所述突起电极是在所述半导体芯片的各连接电极上形成的金凸块电极。
6.如权利要求5所述的半导体装置，其特征在于，所述金凸块电极是在所述半导体芯片的各连接电极上通过引线接合连接金线并将该金线的前端切断而形成的。
7.如权利要求1至4中任一项所述的半导体装置，其特征在于，所述突起电极是在所述半导体芯片的各连接电极上形成的焊料凸块电极。
8.如权利要求5所述的半导体装置，其特征在于，所述半导体芯片是晶片级芯片尺寸封装。
9.如权利要求1至4中任一项所述的半导体装置，其特征在于，所述基板是球栅阵列基板，在该基板的背面形成有具有焊料凸块的基板源极背面布线、基板漏极背面布线，该基板源极背面布线和基板漏极背面布线分别经由形成于该基板的通孔与该基板表面的所述基板源极电极、所述基板漏极电极连接。
10.如权利要求9所述的半导体装置，其特征在于，在所述球栅阵列基板的背面形成有所述栅极电极分流用基板布线，在所述球栅阵列基板的表面形成有经由形成于该球栅阵列基板的通孔与该栅极电极分流用基板布线连接的栅极连接用基板电极。
11.如权利要求1至4中任一项所述的半导体装置，其特征在于，所述半导体芯片是由功率MOS晶体管及其控制电路、周边电路构成的半导体集成电路，所述功率MOS晶体管具有由所述指状电极形成的所述源极电极、所述漏极电极。
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