CN102769005A - 半导体封装构造及其制造方法 - Google Patents

Abstract

本发明公开一种半导体封装构造及其制造方法，所述半导体封装构造包含一下封装体及一上封装体。所述下封装体具有一第一表面及一第二表面，且所述下封装体包含一基板、一芯片、数个第一电性端子及一第一封装胶体。所述第一芯片固设于所述基板的一芯片承载区。所述第一电性端子电性连接所述基板。所述第一封装胶体包覆所述芯片、所述基板的第一表面及所述第一电性端子，并裸露所述第一电性端子的一端。所述上封装体包含数个第二电性端子及一天线，所述第二电性端子与所述第一电性端子电性连接，所述天线通过所述第二电性端子与所述下封装体电性连接。

Description

半导体封装构造及其制造方法

技术领域

本发明是有关于一种半导体封装构造及其制造方法，特别是有关于一种叠接两封装体的半导体封装构造及其制造方法。

背景技术

现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装设计，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装产品。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、堆叠式封装体(POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述堆叠式封装体(POP)，其构造是指先完成一具有基板的第一封装体，接着再于第一封装体的上表面堆叠另一完整的第二封装体，第二封装体透过适当转接组件(如锡球)电性连接至第一封装体的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是利用另一封装胶体将第二封装体、转接组件及第一封装体的组件等一起包埋固定在第一封装体的基板上，因而成为一复合封装构造。

近年来，为了满足电子产品的轻薄化要求，现有堆叠式封装体(POP)封装结构的厚度逐渐被薄型化。然而，现有天线需布设在较大面积的印刷电路基板上，因此，欲将天线整合入堆叠式封装体封装结构中，又须同时维持封装结构的体积，的确有其困难度。同时，由于通讯封装结构中常包含多个通讯芯片，若将天线及通讯芯片同时整合至薄型化的堆叠式封装体封装结构中，天线与通讯芯片之间极容易产生电磁干扰的问题，甚至会严重影响堆叠式封装体封装结构的通讯质量，进而大幅影响堆叠式封装体封装结构的通讯芯片的使用寿命。

故，有必要提供一种半导体封装构造及其制造方法，以解决现有技术所存在的问题。

发明内容

有鉴于此，本发明提供一种半导体封装构造及其制造方法，以解决现有堆叠式封装构造技术所存在的基板使用率低与总体体积过大的问题。

为达成本发明的前述目的，本发明一实施例提供一种半导体封装构造，其包含：一下封装体及一上封装体。所述下封装体具有一第一表面及一第二表面，且所述下封装体包含一基板、一芯片、数个第一电性端子及一第一封装胶体。所述第一芯片固设于所述基板的一芯片承载区。所述第一电性端子具有一第一端及一第二端，所述第一端电性连接所述基板。所述第一封装胶体包覆所述芯片、所述基板的第一表面及所述第一电性端子，并裸露所述第一电性端子的第二端。所述上封装体包含数个第二电性端子及一天线，所述第二电性端子与所述第一电性端子电性连接，所述天线通过所述第二电性端子与所述下封装体电性连接。

再者，本发明一实施例提供一种半导体封装构造的制造方法。首先，提供一基板，所述基板具有一芯片承载区。然后，将一芯片固设于所述基板的芯片承载区。接着，于所述基板上设置数个第一电性端子。其后，备制一上封装体，包含数个第二电性端子及一天线。以及，使所述第一电性端子与所述上封装体的第二电性端子形成电性连接。接着，利用一第一封装胶体填满所述基板与所述上封装体之间的空间，使所述基板、芯片、第一电性端子及第一封装胶体共同构成一下封装体，同时所述下封装体及所述上封装体共同构成所述半导体封装构造。

为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：

附图说明

图1是本发明一实施例半导体封装构造的剖视图。

图2A是本发明另一实施例半导体封装构造的剖视图。

图2B是本发明另一实施例半导体封装构造的剖视图。

图3是本发明另一实施例半导体封装构造的剖视图。

图4是本发明另一实施例半导体封装构造的剖视图。

图5A、5B及5C是本发明图1半导体封装构造的制造方法的流程示意图。

图6A、6B及6C是本发明图3半导体封装构造的制造方法的流程示意图。

图7A及7B是本发明图4半导体封装构造的制造方法的流程示意图。

图8A及8B是本发明图1半导体封装构造的上封装体的制造方法的流程示意图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」或「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。

请参照图1所示，本发明一实施例的半导体封装构造土要是整合一下封装体10及一上封装体20。本发明将于下文逐一详细说明本实施例上述各组件的细部构造、组装关系及其运作原理。

请参照图1所示，本发明一实施例的下封装体10主要包含：一基板11、一芯片12、数个第一电性端子13、一第一封装胶体14、一金属层15及至少一无源组件16。所述基板11具有一第一表面11a、一芯片承载区11b、一第二表面11c及数个接垫，所述第一表面11a及所述第二表面11c相对设置，所述接垫设置于所述第一表面11a及所述第二表面11c上，所述芯片12固设于所述芯片承载区11b上，且所述芯片12可以是打线芯片(wire bonding chip)的形式或倒装芯片(flip chip)(未绘示)的形式电性连接于所述基板11，所述芯片12可选自一通讯芯片，例如是一高频芯片或一基频芯片。所述基板11的第一表面11a上还可设置所述无源组件16，所述无源组件16可选自一电容、一电感及一电阻，或为上述三者之组合。

如图1所示，所述第一封装胶体14包覆所述芯片12、所述基板11的第一表面11a及所述第一电性端子13，并使所述第一电性端子13的一第二端(未标示)自所述第一封装胶体14的表面裸露出来，所述第一电性端子13的一第一端(未标示)电性连接于所述基板11，因此外界可通过所述第一电性端子13的第二端与所述基板11电性连接以传送信号至所述芯片12，或通过所述第一电性端子13的第二端接收来自所述芯片12的信号。

如图1所示，所述芯片12的外围另可设置所述金属层15，所述金属层15电性连接于所述基板11，以通过所述基板11进行接地(grounding)，进而隔绝外界对所述芯片12或所述芯片12对外界的电磁干扰(electro-magneticinterference，EMI)。其中，所述金属层15通常是以电镀、蒸镀或溅射等方式镀制，但也可以是由金属板预制成的金属壳体。

如图1所示，本发明一实施例的上封装体20土要包含：数个第二电性端子21、一天线22、一第二封装胶体23及数个第三电性端子24。所述第二封装胶体23具有一第一表面23a及一第二表面23b，所述天线22具有一馈入点22a及一接地点22b。所述天线22内埋在所述第二封装胶体23内，且所述天线22的部分线路(未标示)自所述第二封装胶体23的第一表面23a裸露出来。所述第二封装胶体23的材料可选自液状的氧化铝(Al₂O₃)、介电系数较高的陶瓷材料或有机基板；所述天线22的厚度可以是不大于18微米(um)，例如1、5、8、12、15、或18微米，且所述天线22的材料可选自金、银、铜或铝，所述基板11可选自印刷电路基板或陶瓷基板，但不以此为限。

如图1所示，所述第二电性端子21的一部分设置于所述第二封装胶体23，所述第二电性端子21的一第二端(未标示)自所述第二封装胶体23的第二表面23b延伸，且所述第二电性端子21的一第一端(未标示)电性连接于所述天线22的馈入点22a，所述第三电性端子24的一部分设置于所述第二封装胶体23，所述第三电性端子24的一第二端(未标示)自所述第二封装胶体23的第二表面23b延伸，且所述第三电性端子24的一第一端(未标示)电性连接于所述天线22的接地点22b，但不以此为限，所述第二电性端子21与所述第三电性端子24还可以是所述天线22的馈入点22a与所述接地点22以一导电柱或一中空导电管(未绘示)的形式自所述第二封装胶体23伸出而构成。其中，所述第二封装胶体23的第一表面23a另可包含一绝缘层(未绘示)，以使所述绝缘层披覆并保护外露的所述天线22上。

请参照图1所示，所述下封装体10与所述上封装体20之间是通过所述第一电性端子13与所述第二电性端子21及所述第三电性端子24电性连接，且由于所述基板11的第一表面11a上布设置有线路(未绘示)，所述上封装体20的天线22可利用所述馈入点22a、第二电性端子21及第一电性端子13与所述基板11的馈入点(未标示)及芯片12电性连接，而使所述天线22接收来自所述芯片12的信号并向外发送电磁波，或是由外部接收电磁波并传送到所述芯片12。同时，所述上封装体20的天线22可利用所述接地点22b、第三电性端子24及第一电性端子13与所述基板11的接地点(未标示)电性连接，而使所述天线22接地。此外，所述下封装体10的第一电性端子13是一呈中空柱状的中空导电管，而所述上封装体20的第二电性端子21及所述第三电性端子24则相应于所述中空导电管的内径(内中空的直径)形成一导电柱。通过所述中空导电管与所述导电柱的结合，所述半导体封装构造可利用所述天线22接收外界的信号，并将所述信号传送至所述芯片12，或是利用所述天线22将所述芯片12的信号发送致外界，并且所述天线22可以与所述基板11的接地点电性连接，但不以此为限。

在另一实施方式中，所述第二电性端子21及所述第三电性端子24还可以是一中空导电管(未绘示)，此时所述第一电性端子13则相应地形成一导电柱(未绘示)。再者，所述中空导电管的内径等于或略大于所述导电柱的截面直径，且电性连接所述馈入点22a及接地点22b的所述中空导电管的外径介于200微米(um)至300微米之间，例如200、220、250、280或300微米、电性连接所述馈入点22a及接地点22b的所述中空导电管的尺寸设计成使其阻抗值介于40欧姆(Ω)至60欧姆之间，例如40、45、50、55或60欧姆，而电性连接所述接地点22b及接地点22b的所述中空导电管的外径可等于或略大于电性连接所述馈入点22a及接地点22b的所述中空导电管；此外，所述中空导电管的中空处还可先填入适量的焊料(未绘示)，以使所述中空导电管及所述导电柱可更紧密地接合。

如图1所示，由于半导体封装构造是通过所述第一、第二及第三电性端子13、21、24以接合并电性连接所述下封装体10与所述上封装体20，并利用所述金属层15来阻绝所述芯片12及所述天线22之间的电磁干扰。如此，可确保所述天线22与所述芯片12在能避免电磁干扰的前提下传送与接收信号，同时减少所述半导体封装构的整体体积。

请参照图2A所示，本发明另一实施例的半导体封装构造相似于本发明图1实施例，并大致沿用相同组件名称及图号，但本实施例的差异特征在于：本实施例的所述第二、第三电性端子21、24形成所述导电柱，且所述导电柱的末端包含一膨大端部25。

如图2A所示，所述半导体封装构造同样可利用所述第一、第二及第三电性端子13、21、24来接合并电性连接所述下封装体10与所述上封装体20。更进一步的，在本实施例中，所述第二、第三电性端子21、24(导电柱)的膨大端部25能更紧密地卡固在所述第一电性端子13(中空导电管)内，因此可以让所述第一电性端子13及所述第二电性端子21、第三电性端子24更紧密地接合，进而有利于强化所述上、下封装体20、10的结合强度。

请参照图2B所示，本发明另一实施例的半导体封装构造相似于本发明图1实施例，并大致沿用相同组件名称及图号，但本实施例的差异特征在于：本实施例的下封装体10的第一电性端子13是一实心导电柱，而所述上封装体20的第二电性端子21、第三电性端子24是一接垫、一凸块(bumps，未绘示)或一焊接球(soldering balls，未绘示)，所述实心导电柱与所述接垫通过预焊料(pre-solder)(未标示)焊接的方式彼此固着，以使所述下封装体10与所述上封装体20紧密地接合。此外，也可以是以所述接垫、所述凸块或所述焊接球作为所述第一电性端子13、以一实心导电柱作为所述第二电性端子21，而不以此为限。

如图2B所示，所述半导体封装构造同样可利用所述第一电性端子21、第三电性端子24与所述第二电性端子13来接合并电性连接所述下封装体10与所述上封装体20。更进一步的，在本实施例中，所述第一、第二电性及第三端子13、21、24分别设置成所述实心导电柱与所述接垫、所述凸块或所述焊接球，因此可简化所述所述第一、第二及第三电性端子13、21、24的制作工艺，进而可以让制作所述半导体封装构造的整体工时缩短、良率提高，有利于生产成本的降低并提高竞争优势。

请参照图3所示，本发明另一实施例的半导体封装构造相似于本发明图1实施例，并大致沿用相同组件名称及图号，但本实施例的差异特征在于：本实施例的上、下封装体20、10分别改采用一焊接球作为所述第一电性端子13，及一凸块作为所述第二、第三电性端子21、24，且所述金属层15铺设在所述第一封装胶体14的一上表面(外表面)上。其中，所述下封装体10的所述第一封装胶体14上形成一穿孔(未标示)，所述穿孔的孔壁上及穿孔口的周围披覆一层绝缘层14a，并同时让所述基板11的第一表面11a的所述接垫裸露出来，以利在所述接垫上设置所述凸块或所述焊接球以作为所述第一电性端子13，进而使所述第一电性端子13与所述第二电性端子21(亦为凸块或焊接球)藉由所述凸块或所述焊接球的形式电性连接。

如图3所示，所述半导体封装构造同样可利用所述第一、第二及第三电性端子13、21、24接合并电性连接所述下封装体10与所述上封装体20，且可利用所述金属层15来阻绝所述芯片12及所述天线22之间的电磁干扰，同时所述绝缘层14a形成于所述第一封装胶体14的穿孔的孔壁上，避免所述第一、第二及第三电性端子13、21、24与所述金属层15接触。更进一步的，在本实施例中，所述第一、第二及第三电性端子13、21、24以所述凸块或所述焊接球的形式相互接合，因此可以缩短所述半导体封装构造的制作工时、提高生产良率，进而有利于降低所述半导体封装构造的成本。

请参照图4所示，本发明另一实施例的半导体封装构造相似于本发明图2B实施例，并大致沿用相同组件名称及图号，但本实施例的差异特征在于：本实施例的上、下封装体20、10之间另包含一间隔层(interposer)30，且所述第一电性端子13与所述第二及第三电性端子21、24之间分别选择以一接垫、一凸块(未绘示)或一焊接球(未绘示)通过所述间隔层30电性连接。

如图4所示，所述间隔层30包含一中空本体31、多个上电性接点32及多个下电性接点33，所述中空本体31是一中空绝缘框体，所述上、下电性接点32、33分别设置在所述中空本体31的上、下表面的近边缘处(未标示)并通过所述中空本体31内部的导通孔(未绘示)形成电性连接，此外，所述上电性接点32相应于所述第二电性端子21设置，其用以与所述第二电性端子21电性连接，第二电性端子21可以是连接所述天线22的馈入点22a，因此由所述天线22所接收的信号便可以透过所述第二电性端子21、所述上电性接点32、所述中空本体31内部的导通孔、所述下电性接点33与所述基板11的线路传送至所述芯片12，或者由所述天线22向外发送信号。同理，所述天线接地点亦为相似的电性连接方式，其中所述上、下电性接点32、33分别包含一接垫、一凸块(未绘示)或一焊接球(未绘示)，而所述中空本体31的材料可选自聚酰亚胺聚合物(PI)或聚乙烯(PE)。

如图4所示，所述半导体封装构造通过所述间隔层30接合并电性连接所述下封装体10与所述上封装体20。更进一步的，在本实施例中，所述第一、第二电性端子13、21以及所述间隔层30之间是以所述接垫、所述凸块或所述焊接球的形式相互接合，因此可以简化制作工艺，缩短所述半导体封装构造的制作工时、提高生产良率，进而有利于降低所述半导体封装构造的成本。

请参照图5A、5B及5C所示，其揭示本发明图1实施例的半导体封装构造的制造方法的流程示意图。其中，图5A及5B揭示本发明图1实施例的下封装体10的制造方法的流程示意图。

如图5A所示，提供所述基板11，并将所述第一电性端子13固设于所述第一表面11a、将所述芯片12固设于所述芯片承载区11b；接着，使所述芯片12电性连接于所述基板11，例如在所述芯片12及所述基板11的第一表面11a上设置数条金属线(未标示)。

如图5B所示，依序在所述芯片12上披覆一部份的第一封装胶体141，使所述芯片12被所述第一封装胶体141所包覆，以及在所述第一封装胶体141上形成所述金属层15。其中，所述金属层15例如以电镀、蒸镀或溅射等方式镀在所述第一封装胶体141上，但所述金属层15也可以是由金属板预制成的金属壳体。

如图5C所示，备置所述上封装体20，包含一天线22、数个第二电性端子21及数个第三电性端子24，并且使所述上封装体20的第二电性端子21及第三电性端子24插入所述第一电性端子13内。其中，所述第一电性端子13是呈中空柱状的中空导电管，而所述第二电性端子21则是相应于所述中空导电管内径的导电柱。再以另一部份的第一封装胶体142填满所述金属层15与所述上封装体20之间的空间，形成如图1所示的半导体封装构造，其中所述基板11、芯片12、第一电性端子13及第一封装胶体14共同构成一下封装体10，同时所述下封装体10及所述上封装体20也共同构成所述半导体封装构造。其中，所述第一封装胶体141、142构成所述第一封装胶体14，所述第一封装胶体142亦有黏接结合所述下封装体10的下表面的作用。

请参照图6A、6B及6C所示，其揭示本发明图3实施例的半导体封装构造的制造方法的流程示意图。本实施例的制造方法各步骤大致相似于本发明图5A至5C实施例的制造方法各步骤，并大致沿用相同组件名称及图号。

如图6A所示，提供所述基板11，并将所述芯片12固设于所述芯片承载区11b；接着，使所述芯片12电性连接于所述基板11，例如在所述芯片12及所述基板11的第一表面11a上设置数条金属线(未标示)。

如图6B所示，在所述芯片12及所述基板11的第一表面11a上披覆所述第一封装胶体14，使所述芯片12、所述基板11的第一表面11a的接垫(未标示)及裸露的所述第一表面11a被所述第一封装胶体14所包覆；接着，在所述第一封装胶体14上形成所述金属层15。

如图6C所示，利用一激光对所述第一表面11a的接垫上方的所述第一封装胶体14的表面进行激光烧蚀，使所述第一封装胶体14上形成所述穿孔(未标示)，进而裸露出所述接垫；接着，在所述穿孔的孔壁(未标示)上及穿孔口(未标示)的周围披覆所述层绝缘层14a；之后，在所述接垫上设置所述凸块或所述焊接球以作为所述第一电性端子13。此时，完成所述下封装体10的制备。再备置所述上封装体20，并且使所述上封装体20的第二电性端子21与所述第一电性端子13电性接合。其中，所述第二电性端子21以所述凸块或所述焊接球构成，使所述第一电性端子13与所述第二电性端子21以所述凸块或所述焊接球相互接合。因此，所述下封装体10及所述上封装体20共同构成所述半导体封装构造。

请参照图7A及7B所示，其揭示本发明图4实施例的半导体封装构造的制造方法的流程示意图。本实施例的制造方法各步骤大致相似于本发明图5A至5C实施例的制造方法各步骤，并大致沿用相同组件名称及图号。

如图7A所示，以图5A的制造方法备置所述下封装体10，并将所述间隔层30固设在所述下封装体10上。

如图7B所示，备置所述上封装体20，并将所述上封装体20固设在所述间隔层30上。其中，所述上封装体20的第二电性端子21相应于所述间隔层30的上电性接点32设置，且所述第二电性端子21与所述上电性接点32电性连接。如图4所示，再以所述第一封装胶体142填满所述金属层15与所述上封装体20之间的空间，即可使所述上、下封装体20、10及所述间隔层30共同构成所述半导体封装构造。

请参照图8A及8B所示，其揭示本发明图1、2A、2B、3及4实施例的半导体封装构造的上封装体20的制造方法中。本实施例的制造方法大致沿用图1、2A、2B、3及4的组件名称及图号。

如图8A所示，先分别预制所述天线22，并备制所述第二封装胶体23。其中，所述第二封装胶体23的材料例如是采用液状的氧化铝、介电系数较高的陶瓷材料或有机基板。

如图8B所示，将所述天线22压入所述第二封装胶体23内，并使所述天线22的馈入点22a与接地点22b自所述第二封装胶体23露出；随后，对所述第二封装胶体23进行加热烘烤，使所述第二封装胶体23固化。其中，所述馈入点22a与所述接地点22可以是以所述导电柱的形式自所述第二封装胶体23伸出，以分别作为所述第二电性端子21与第三电性端子24，但不以此为限，所述馈入点22a与所述接地点22b还可以在所述第二封装胶体23的第二表面23b上形成裸露电路(未绘示)，并在裸露电路上设置所述导电柱(如图1及图2A所示)、所述接垫(如图2B所示)、所述凸块(如图3所示)或所述焊接球，以所构成所述第二电性端子21与第三电性端子24。

本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (10)

1.一种半导体封装构造，其特征在于：所述半导体封装构造包含：

一下封装体，具有一第一表面及一第二表面，所述下封装体包含：

一基板，具有一芯片承载区；

一芯片，固设于所述基板的芯片承载区；

数个第一电性端子，具有一第一端及一第二端，所述第一端电性连接

所述基板；及

一第一封装胶体，包覆所述芯片、所述基板的第一表面及所述第一电性端子，并裸露所述第一电性端子的第二端；以及

一上封装体，包含数个第二电性端子及一天线，所述第二电性端子与所述第一电性端子电性连接，所述天线通过所述第二电性端子与所述下封装体电性连接。

2.如权利要求1所述的半导体封装构造，其特征在于：所述第一电性端子与所述第二电性端子分别是一中空导电管及一导电柱。

3.如权利要求2所述的半导体封装构造，其特征在于：所述导电柱包含一膨大端部，且所述中空导电管中另包含焊料。

4.如权利要求1所述的半导体封装构造，其特征在于：所述第一电性端子是一实心导电柱，所述第二电性端子是一接垫、一凸块或一焊接球。

5.如权利要求1所述的半导体封装构造，其特征在于：所述第一电性端子及所述第二电性端子分别是一凸块或一焊接球。

6.如权利要求1所述的半导体封装构造，其特征在于：所述半导体封装构造另包含一间隔层，所述间隔层设置于所述上封装体与所述下封装体之间，以电性连接所述第一及第二电性端子。

7.如权利要求6所述的半导体封装构造，其特征在于：所述间隔层包含一中空本体、多个上电性接点及多个下电性接点，所述上、下电性接点分别设置在所述中空本体的上、下表面，并分别电性连接所述第二电性端子及所述第一电性端子。

8.如权利要求1所述的半导体封装构造，其特征在于：所述上封装体另包含第二封装胶体，用以固着所述天线，其中所述第二封装胶体选自氧化铝、陶瓷材料或有机材料。

9.如权利要求1所述的半导体封装构造，其特征在于：所述下封装体另包含一金属层，以罩护所述芯片，所述金属层并通过所述基板接地。

10.一种半导体封装构造的制造方法，其特征在于：所述制造方法包含：

提供一基板，所述基板具有一芯片承载区；

将一芯片固设于所述基板的芯片承载区；

于所述基板上设置数个第一电性端子；

备制一上封装体，包含数个第二电性端子及一天线；

使所述第一电性端子与所述上封装体的第二电性端子形成电性连接；以及利用一第一封装胶体填满所述基板与所述上封装体之间的空间，使所述基板、芯片、第一电性端子及第一封装胶体共同构成一下封装体，同时所述下封装体及所述上封装体共同构成所述半导体封装构造。

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