CN102768819B - Oled实时显示驱动控制系统及其控制方法 - Google Patents

Abstract

本发明涉及一种OLED实时显示驱动控制系统，其包括视频解码模块、视频处理器、视频存储器，视频信号由视频解码模块的输入端输入，视频解码模块的输出端与视频处理器相连接，视频存储器与视频处理器相连接，视频处理器的输出端与OLED显示模块相连接，视频处理器采用FPGA，视频存储器采用SRAM。上述OLED实时显示驱动控制系统的控制方法具体包括视频解码模块初始化、视频采集、视频存储、视频显示四大部分，各部分在视频处理器的控制下协调工作，最终实现视频图像在OLED显示模块上实时显示。本发明采用FPGA作为视频处理器，采用SRAM作为视频存储器，并结合控制方法，可大大提高数据处理速度，具备实时处理与存储视频图像信息的能力，使OLED能实时播放动态视频图像。

Description

OLED实时显示驱动控制系统及其控制方法

技术领域

本发明涉及一种用于控制OLED显示装置进行实时显示的驱动控制系统及该系统所采用的控制方法。

背景技术

OLED（有机电致发光二极管）是一种电致发光的显示器件，由流过屏的电流驱动有机材料产生发光效应，所以属于电流驱动的发光元件。OLED技术是一种新型的平板显示技术，和目前主流的平板显示技术LCD相比，OLED技术具有能耗小、可视角度大、体积小、响应速度快、全固态、宽工作温度环境等优势，目前已经在数码显示领域得到广泛应用，并且随着理论研究的不断完善和制造工艺的不断改进，大有取代LCD技术成为平板显示主流技术的趋势。

传统的OLED显示驱动控制方案采用单片机作为微处理器，采用flash作为图像信息存储器。单片机的数据处理速度以及flash的读写速度均难以满足高速的视频图像处理要求，这就造成OLED在播放视频图像时只能重复播放，无法进行实时动态播放。

发明内容

本发明的目的是提供一种可以驱动OLED进行实时显示的驱动控制系统及该系统所采用的控制方法。

为达到上述目的，本发明采用的技术方案是：

一种OLED实时显示驱动控制系统，用于驱动OLED显示模块实现实时显示，其包括视频解码模块、视频处理器、视频存储器，视频信号由所述的视频解码模块的输入端输入，所述的视频解码模块的输出端与所述的视频处理器相连接，所述的视频存储器与所述的视频处理器相连接，所述的视频处理器的输出端与所述的OLED显示模块相连接，所述的视频处理器采用FPGA，所述的视频存储器采用SRAM。

优选的，所述的视频存储器包括两个视频存储模块，所述的视频存储模块分别与所述的视频处理器相连接。

一种上述OLED实时显示驱动控制系统的控制方法，其包括

（1）视频解码模块初始化：当所述的OLED实时显示驱动控制系统启动时，所述的视频处理器对所述的视频解码模块内的各个寄存器进行初始化配置；

（2）视频采集：当所述的视频解码模块初始化配置成功后，若所述的视频解码模块在其输入端检测到视频信号，则所述的视频解码模块将所述的视频信号进行解码处理后向所述的视频处理器输出数字信号及若干个同步参考信号，所述的视频处理器采集所述的数字信号中每帧图像的图像信息；

所述的同步参考信号包括奇偶场标志信号、场同步参考信号、行同步参考信号、像素时钟；设定所述的视频解码模块输入至所述的视频处理器的数字信号中，每帧图像的分辨率为m×n；在采集一帧图像的图像信息时，所述的奇偶场标志信号的高电平区间和低电平区间分别对应一帧图像的奇数场和偶数场，在所述的奇数场或所述的偶数场中，当所述的场同步参考信号为高电平时，所述的视频处理器采集所述的奇数场或所述的偶数场中的m/2个像素行、每个像素行中n个有效像素的图像数据；每个所述的场同步参考信号的高电平的有效区间中，所述的行同步参考信号具有m/2个高电平的有效区间，且每个所述的行同步参考信号的高电平的有效区间中，包含n个所述的像素时钟，在每个所述的像素时钟的上升沿，所述的视频处理器采集每个有效像素的图像数据；

（3）视频存储：所述的视频处理器将其采集到的图像信息以帧为单位写入所述的视频存储器中；写入所述的视频存储器的每帧图像的分辨率为a×b（a≤m，b≤n）；

将所述的视频存储器中的存储空间分为至少a个存储组，每个所述的存储组中包含至少b个存储单元；当所述的视频存储器的写使能信号有效时，每帧图像中的有效像素的图像数据写入所述的视频存储器的存储单元中，当所述的视频存储器的写使能信号无效时，所述的视频处理器准备下一即将写入的有效像素的图像数据及其在所述的视频存储器中所对应的存储单元的地址；

所述的地址包括定位存储单元所在的存储组的组地址、定位存储单元在其所在的存储组中位置的单元地址；所述的组地址包括由有效行计数器产生的高位地址及由所述的奇偶场标志信号经反相器产生的低位地址，在所述的场同步参考信号的有效区间中，所述的有效行计数器在所述的行同步参考信号的上升沿开始计数，并在计满a/2个数后清零；所述的单元地址由有效像素计数器产生，在所述的行同步参考信号的有效区间中，所述的有效像素计数器在所述的像素时钟的上升沿开始计数，并在计满b个数后清零；

（4）视频显示：在对所述的OLED显示模块内部的驱动芯片进行配置后，所述的视频处理器读取所述的视频存储器中的图像信息并输出给所述的OLED显示模块进行动态显示。

优选的，所述的视频解码模块初始化过程中，所述的视频处理器通过IIC总线对所述的视频解码模块内的寄存器进行初始化配置；对每个所述的寄存器进行初始化配置时，所述的视频处理器首先发送起始信号后发送所述的视频解码模块的地址，所述的视频解码模块检测到所述的视频处理器所发送的地址与其自身的地址相同时，所述的视频解码模块发送第一应答信号，所述的视频处理器接收到所述的第一应答信号后传送需要访问的寄存器的地址，所述的视频解码模块接收到所述的寄存器的地址后发送第二应答信号，所述的视频处理器接收到所述的第二应答信号后传送需要写入到所述的寄存器的数据，所述的视频解码模块接收所述的数据后传送第三应答信号，所述的视频处理器接收到所述的第三应答器后发送停止位结束数据传输。

优选的，在所述的视频采集过程中，采用状态机对该过程进行总体控制；在初始状态下，当所述的状态机检测到所述的奇偶场标志信号为低电平时，则其进入第二状态；在所述的第二状态下，当所述的状态机检测到所述的奇偶场标志信号为高电平时，则其进入第三状态；在所述的第三状态下，当所述的状态机检测到所述的场同步参考信号为高电平时，则其进入第四状态；在所述的第四状态下，在所述的行同步参考信号为高电平时对所述的图像信息进行采集，当所述的状态机检测到所述的场同步参考信号为低电平时，则其进入第五状态；在所述的第五状态下，当所述的状态机检测到所述的场同步参考信号为高电平时，则其进入第六状态；在所述的第六状态下，在所述的行同步参考信号为高电平时对所述的图像信息进行采集，当所述的状态机检测到所述的场同步参考信号为低电平时，则其回到所述的初始状态。

优选的，当由所述的视频解码模块传输至所述的视频处理器的数字信号中每帧图像的分辨率大于由所述的视频处理器写入所述的视频存储器中的每帧图像的分辨率时（即a＜m，b＜n时），控制所述的视频存储器的写使能信号为所述的像素时钟的x分频（x为正整数）来使每帧所述的图像的分辨率由m×n降低为a’×b’，其中a’=（m/x），b’=（n/x）；若a’＞a、b’＞b时，提取每帧图像的前a行像素行、该a行像素行中前b个有效像素来实现图像分辨率的降低。

优选的，当所述的OLED实时显示驱动控制系统中的所述的视频存储器包括两个所述的视频存储模块时，相邻两帧图像的图像信息交替存入两个所述的视频存储模块中，且交替从两个所述的视频存储模块中读出所述的图像信息。

优选的，对所述的OLED显示模块内部的驱动芯片进行配置，包括指定OLED显示模块的数据传输格式和传输位宽、指定X方向的图像显示起始地址和终止地址、指定Y方向的图像显示起始地址和终止地址。

由于上述技术方案运用，本发明与现有技术相比具有下列优点：本发明采用FPGA作为视频处理器，采用SRAM作为视频存储器，并结合控制方法，可大大提高数据处理速度，具备实时处理与存储视频图像信息的能力，使OLED能实时播放动态视频图像。

附图说明

附图1为本发明的OLED实时显示驱动控制系统的系统框架图。

附图2为本发明的OLED实时显示驱动控制系统的控制方法中视频处理器初始化配置视频解码模块寄存器的流程图。

附图3为本发明的OLED实时显示驱动控制系统的控制方法中有效像素与行同步参考信号的关系图。

附图4为本发明的OLED实时显示驱动控制系统的控制方法中有效像素与像素时钟信号的关系图。

附图5为本发明的OLED实时显示驱动控制系统的控制方法中状态机的状态示意图。

附图6为本发明的OLED实时显示驱动控制系统的控制方法中写SRAM时序图。

附图7为本发明的OLED实时显示驱动控制系统的控制方法中视频存储器的写地址信号发生器的逻辑框图。

附图8为本发明的OLED实时显示驱动控制系统的控制方法中OLED显示模块的显示流程图。

具体实施方式

下面结合附图所示的实施例对本发明作进一步描述。

实施例一：一种OLED实时显示驱动控制系统，用于驱动OLED显示模块实现实时显示。参见附图1所示。其包括视频解码模块、视频处理器、视频存储器，视频信号由视频解码模块的输入端输入，视频解码模块的输出端与视频处理器相连接，视频存储器与视频处理器相连接，视频处理器的输出端与OLED显示模块相连接，视频处理器采用FPGA，视频存储器采用SRAM。视频存储器包括两个视频存储模块，视频存储模块为相独立的SRAM，视频存储模块分别与视频处理器FPGA相连接。

上述OLED实时显示驱动控制系统的控制方法具体包括视频解码模块初始化、视频采集、视频存储、视频显示四大部分，各部分在视频处理器FPGA的控制下协调工作，最终实现视频图像在OLED显示模块上实时显示。

（1）视频解码模块初始化：当OLED实时显示驱动控制系统上电启动时，视频处理器FPGA对视频解码模块内的各个寄存器进行初始化配置。

解码模块采用SAA7111A芯片，其内部包括32个寄存器，该芯片的各项功能均通过这32个寄存器控制。视频解码模块初始化过程中，视频处理器FPGA通过IIC总线对视频解码模块内的寄存器进行初始化配置，视频处理器FPGA作为主设备，而视频解码模块作为从设备。IIC总线由数据线SDA和时钟线SCL组成，标准模式下数据传输速率为100kbit/s。对每个寄存器进行初始化配置时，参见附图2所示，视频处理器FPGA首先发送起始信号，接着发送视频解码模块的地址（包括7位地址码和一位W/R，这里为0x48H），当视频解码模块检测到视频处理器FPGA所发送的地址与其自身的地址相同时，视频解码模块发送第一应答信号ACK；视频处理器FPGA接收到第一应答信号ACK后传送需要访问的寄存器的地址，视频解码模块接收到寄存器的地址后发送第二应答信号；视频处理器FPGA接收到第二应答信号后传送需要写入到寄存器的数据，视频解码模块接收到数据后传送第三应答信号，视频处理器FPGA接收到第三应答信号则表示传输成功，接着发送停止位结束数据传输。

（2）视频采集：当视频解码模块初始化配置成功后，视频解码模块进入工作状态。若视频解码模块在其输入端检测到PAL制的模拟视频信号，则视频解码模块通过其内部的AD转换和解码处理后，向视频处理器FPGA输出RGB格式的数字信号及若干个同步参考信号。为了准确提取每帧图像的图像信息，同步参考信号包括奇偶场标志信号RTS0、场同步参考信号VREF、行同步参考信号HREF、像素时钟LLC2，其中，像素时钟LLC2的频率为13.5MHz。

设定视频解码模块输入至视频处理器FPGA的数字信号中，每帧图像的分辨率为m×n，在本实施例中，以分辨率为576×720为例。视频处理器FPGA采集数字信号中每帧图像的图像信息。在采集一帧图像的图像信息时，参见附图3和附图4所示，奇偶场标志信号RTS0的高电平区间和低电平区间分别对应一帧图像的奇数场和偶数场，其上升沿表示一帧图像的开始。在奇数场或偶数场中，当场同步参考信号VREF为高电平时，视频处理器FPGA采集奇数场或偶数场中的m/2个像素行（即288个像素行）、每个像素行中n个有效像素（即每行720个有效像素）的图像数据，而场同步参考信号VREF的低电平对应场消隐期间。具体地说，每个场同步参考信号VREF的高电平的有效区间中，行同步参考信号HREF具有m/2个（即288个）高电平的有效区间，分别对应奇数场或偶数场中的m/2个（即288个）像素行，而行同步参考信号HREF的低电平对应行消隐期间。同时在每个行同步参考信号HREF的高电平的有效区间中，包含n个（即720个）像素时钟，在每个像素时钟的上升沿，视频处理器FPGA采集每个有效像素的图像数据，从而采集每一帧图像的图像信息。

在上述图像采集过程中，最重要的是精确确定每一帧图像信息的开始和结束时刻，因此，采用状态机对该过程进行总体控制。参见附图5所示，在初始状态下，当状态机检测到奇偶场标志信号RTS0为低电平（RTS0=0）时，则其进入第二状态；在第二状态下，当状态机检测到奇偶场标志信号RTS0为高电平（RTS0=1）时表示新一帧图像开始，则其进入第三状态；在第三状态下，当状态机检测到场同步参考信号VREF为高电平（VREF=1）时，表示第一场图像数据即将到来，则其进入第四状态；在第四状态下，在行同步参考信号HREF为高电平（HREF=1）时对图像信息进行采集，当状态机检测到场同步参考信号VREF为低电平（VREF=0）时，表示第一场图像数据结束，则其进入第五状态；在第五状态下，当状态机检测到场同步参考信号VREF为高电平（VREF=1）时，标示第二场图像数据即将到来，则其进入第六状态；在第六状态下，在行同步参考信号HREF为高电平（HREF=1）时对图像信息进行采集，当状态机检测到场同步参考信号VREF为低电平（VREF=0）时，表示第二场图像数据结束，则其回到初始状态，为检测下一帧图像信息做准备。通过这六个状态即可精确的知道一帧图像的开始和结束时刻，为以后图像的精准重现做好准备。

（3）视频存储：视频处理器FPGA将其采集到的图像信息以帧为单位写入视频存储器SRAM中。设定写入视频存储器SRAM的每帧图像的分辨率为a×b（a≤m，b≤n）。在本实施例中，采用分辨率为128×160的逐行扫描的OLED显示模块，因此，写入视频存储器SRAM的每帧图像的分辨率为128×160。此时，在写入数据时需对每一帧图像进行降分辨率处理。

参见附图6所示，A[14：0]为视频存储器SRAM的地址线，DATA[15：0]为视频存储器SRAM的数据线。视频存储器SRAM在写使能信号WE的上升沿采样数据DATA[15：0]，故视频处理器FPGA在写使能信号WE的下降沿把数据和其对应的地址准备好。控制视频存储器SRAM的写使能信号WE为像素时钟LLC2的x分频（x为正整数）来使每帧图像的分辨率由m×n降低为a’×b’，其中a’=（m/x），b’=（n/x）。在本实施例中，写使能信号WE为像素时钟LLC2的四分频，即每四个像素取一个像素，在此基础上，每四个像素行取一个像素行，即可把图像的分辨率由576×720降低为255×180。此时获得的图像分辨率仍大于OLED显示模块的分辨率，因此，需进行进一步的降低分辨率处理。此时，提取每帧图像的前a行像素行、该a行像素行中前b个有效像素，即提取每一帧图像的前128个像素行、每个像素行的前160个有效像素，进一步把图像的分辨率降低为OLED显示模块的分辨率128×160，实现图像分辨率的降低。

写SRAM时，由于视频解码模块输出的数字信号的图像数据采用隔行扫描的方式，奇数场扫描的像素行为第0，2，4，6，…，126行，偶数场扫描的像素行为第1，3，5，7，…，127行，而本系统采用的OLED为逐行扫描格式，所以要对隔行的图像数据进行去隔行处理，以适应OLED显示模块的要求，这就需要注意写入时的地址信号的生成机制。

将视频存储器SRAM中的存储空间分为至少a个存储组，每个存储组中包含至少b个存储单元。当视频存储器SRAM的写使能信号WE有效时，每帧图像中的有效像素的图像数据依次写入视频存储器SRAM的存储单元中，当视频存储器SRAM的写使能信号WE无效时，视频处理器FPGA准备下一即将写入的有效像素的图像数据及其在视频存储器SRAM中所对应的存储单元的地址。

地址包括定位存储单元所在的存储组的组地址、定位存储单元在其所在的存储组中位置的单元地址，其中组地址为地址中的高位，而单元地址为地址中的低位。参见附图7所示，组地址包括由有效行计数器产生的高位地址及由奇偶场标志信号RTS0经反相器产生的低位地址。在场同步参考信号VREF的有效区间（VREF=1）中，有效行计数器在行同步参考信号HREF的上升沿开始计数，并在计满a/2个数后清零。这样，结合场同步参考信号VREF经过反相器而产生的低位地址，就可以保证在奇数场期间所写数据位于存储空间中的第0，2，4，6，…，（a-2）个储存组中，而偶数场期间所写数据位于存储空间中的第1，3，5，7，…，（a-1）个储存组中。而单元地址由有效像素计数器产生，在行同步参考信号HREF的有效区间（HREF=1）中，有效像素计数器在像素时钟LLC2的上升沿开始计数，并在计满b个数后清零。

结合本实施例，视频存储器SRAM采用容量为256k×16Bit、存取最大速度为100MHz的芯片。而OLED显示模块显示的图像的大小为20k×16 Bit。在视频存储器SRAM中取出32k的存储空间，将其分为128个存储组，且每个存储组分配256个存储单元。存储时，OLED显示模块的一行像素对应视频存储器SRAM的一个存储组。要实现隔行到逐行的转换，只要把奇场期间采集的64行图像数据依次存入第0，2，4，…，126组存储组，把偶场期间采集的64行图像数据依次存入第1，3，5，…，127组存储组中，这样，视频存储器SRAM中第0-127组存储组的图像数据就对应一帧图像的第0-127行，构成了一幅完整的逐行扫描图像。每组存储组中的256个存储单元只占用了160个，虽然有些浪费，但是经过这样的处理，大大简化了去隔行的电路结构。

存储单元由地址线A[14：0]进行定位，其中A[14：8]为组地址，定位存储单元所在的存储组，A[7：0]为单元地址，定位存储单元在其所在的存储组中的位置。在场同步参考信号VREF为高电平（VREF=1）时，有效行计数器在行同步参考信号HREF的上升沿开始计数，并产生视频存储器SRAM的写地址信号中的高6位A[14：9]，计满64个像素时，有效行计数器清零。在行同步参考信号HREF为高电平（HREF=1）时，有效像素计数器在像素时钟LLC2的上升沿开始计数，并产生视频存储器SRAM的写地址信号中的低8位A[7：0]，计满160个像素时，有效像素计数器清零。将奇偶场标志信号RTS0反相后作为视频存储器SRAM写地址信号的A[8]，保证了在奇数场期间所写数据的存储单元位于第0，2，4，…，126组存储组中，偶数场期间所写数据的存储单元位于第1，3，5，…，127组存储组中。

为了解决将处理后的图像数据写入视频存储模块以及从视频存储模块获取图像数据的冲突，本系统的视频存储器SRAM采用两个物理上独立的SRAM视频存储模块存储相邻的两帧图像。这两个视频存储模块交替处于被写与被读的状态，即相邻两帧图像的图像信息交替存入两个模块中，且交替由两个图像处理模块中读出图像信息。具体实现过程如下：第一个视频存储模块在第一帧图像采集周期内存储第一帧图像，在第二帧图像采集周期内输出第一帧图像，在第三帧图像采集周期内存储第三帧图像，在第四帧图像采集周期内输出第三帧图像，依此类推。而第二个视频存储模块在第二帧图像到来时才开始工作，在第二帧图像采集周期内存储第二帧图像，在第三帧图像采集周期内输出第二帧图像，在第四帧图像采集周期内存储第四帧图像，在第五帧图像采集周期内输出第四帧图像，依此类推。这样就实现了双帧切换机制，虽然这种方法使采集的图像延时一帧后才被显示，但是不会遗漏任何一帧图像信息。

（4）视频显示：OLED显示模块采用彩色显示器件，其内部自带驱动芯片，使其与视频处理器FPGA的接口较为简单。首先对OLED显示模块内部的驱动芯片进行配置，包括指定OLED显示模块的数据传输格式和传输位宽、指定X方向的图像显示起始地址和终止地址、指定Y方向的图像显示起始地址和终止地址。配置后，视频处理器FPGA读取视频存储器SRAM中的图像信息并输出给OLED显示模块进行动态显示，其流程参见附图8所示。

上述OLED实时显示驱动控制系统及其控制方法具有如下优点：

（1）结构简单，成本低，易于实施。

对于如何实现模拟视频信号的采集与显示，传统方案大量使用模拟分离元件，不仅较为复杂，而且难于调试。本发明采用集成电路设计，外围模拟器件少，体积小，结构简单。采用通用元器件设计，所用元器件易于采购，成本低，易于实施。

（2）使用灵活，修改方便。

可根据用户要求定制相应的软件，例如要改变图像显示模式，可通过修改视频解码芯片和OLED的配置实现图像亮度、对比度、画面幅度、显示方向等参数的调节。

（3）实现了视频信号的实时在线播放。

由于FPGA是硬件电路工作，其工作性质类似于编程中的多线程操作，对数据的处理都是并行进行的，具有处理高速视频图像数据的能力。本发明实现了视频信号实时采集与显示，使OLED显示模块能以每秒25帧的速度显示图像，画面清晰流畅。

上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (7)

1.一种OLED实时显示驱动控制系统，用于驱动OLED显示模块实现实时显示，其包括视频解码模块、视频处理器、视频存储器，视频信号由所述的视频解码模块的输入端输入，所述的视频解码模块的输出端与所述的视频处理器相连接，所述的视频存储器与所述的视频处理器相连接，所述的视频处理器的输出端与所述的OLED显示模块相连接，其特征在于：所述的视频处理器采用FPGA，所述的视频存储器采用SRAM；所述的OLED显示模块为逐行扫描OLED显示模块；

所述的OLED实时显示驱动控制系统采用的控制方法包括：

（1）视频解码模块初始化：当所述的OLED实时显示驱动控制系统启动时，所述的视频处理器对所述的视频解码模块内的各个寄存器进行初始化配置；

（2）视频采集：当所述的视频解码模块初始化配置成功后，若所述的视频解码模块在其输入端检测到视频信号，则所述的视频解码模块将所述的视频信号进行解码处理后向所述的视频处理器输出数字信号及若干个同步参考信号，所述的视频处理器采集所述的数字信号中每帧图像的图像信息；

所述的同步参考信号包括奇偶场标志信号、场同步参考信号、行同步参考信号、像素时钟；设定所述的视频解码模块输入至所述的视频处理器的数字信号中，每帧图像的分辨率为m×n；在采集一帧图像的图像信息时，所述的奇偶场标志信号的高电平区间和低电平区间分别对应一帧图像的奇数场和偶数场，在所述的奇数场或所述的偶数场中，当所述的场同步参考信号为高电平时，所述的视频处理器采集所述的奇数场或所述的偶数场中的m/2个像素行、每个像素行中n个有效像素的图像数据；每个所述的场同步参考信号的高电平的有效区间中，所述的行同步参考信号具有m/2个高电平的有效区间，且每个所述的行同步参考信号的高电平的有效区间中，包含n个所述的像素时钟，在每个所述的像素时钟的上升沿，所述的视频处理器采集每个有效像素的图像数据；

（3）视频存储：所述的视频处理器将其采集到的图像信息以帧为单位写入所述的视频存储器中；写入所述的视频存储器的每帧图像的分辨率为a×b（a≤m，b≤n）；

将所述的视频存储器中的存储空间分为至少a个存储组，每个所述的存储组中包含至少b个存储单元；当所述的视频存储器的写使能信号有效时，每帧图像中的有效像素的图像数据写入所述的视频存储器的存储单元中，当所述的视频存储器的写使能信号无效时，所述的视频处理器准备下一即将写入的有效像素的图像数据及其在所述的视频存储器中所对应的存储单元的地址；

所述的地址包括定位存储单元所在的存储组的组地址、定位存储单元在其所在的存储组中位置的单元地址；所述的组地址包括由有效行计数器产生的高位地址及由所述的奇偶场标志信号经反相器产生的低位地址，在所述的场同步参考信号的有效区间中，所述的有效行计数器在所述的行同步参考信号的上升沿开始计数，并在计满a/2个数后清零；所述的单元地址由有效像素计数器产生，在所述的行同步参考信号的有效区间中，所述的有效像素计数器在所述的像素时钟的上升沿开始计数，并在计满b个数后清零；

（4）视频显示：在对所述的OLED显示模块内部的驱动芯片进行配置后，所述的视频处理器读取所述的视频存储器中的图像信息并输出给所述的OLED显示模块进行动态显示。

2.根据权利要求1所述的OLED实时显示驱动控制系统，其特征在于：所述的视频存储器包括两个视频存储模块，所述的视频存储模块分别与所述的视频处理器相连接。

3.根据权利要求1所述的OLED实时显示驱动控制系统，其特征在于：所述的视频解码模块初始化过程中，所述的视频处理器通过IIC总线对所述的视频解码模块内的寄存器进行初始化配置；对每个所述的寄存器进行初始化配置时，所述的视频处理器首先发送起始信号后发送所述的视频解码模块的地址，所述的视频解码模块检测到所述的视频处理器所发送的地址与其自身的地址相同时，所述的视频解码模块发送第一应答信号，所述的视频处理器接收到所述的第一应答信号后传送需要访问的寄存器的地址，所述的视频解码模块接收到所述的寄存器的地址后发送第二应答信号，所述的视频处理器接收到所述的第二应答信号后传送需要写入到所述的寄存器的数据，所述的视频解码模块接收所述的数据后传送第三应答信号，所述的视频处理器接收到所述的第三应答信号后发送停止位结束数据传输。

4.根据权利要求1所述的OLED实时显示驱动控制系统，其特征在于：在所述的视频采集过程中，采用状态机对该过程进行总体控制；在初始状态下，当所述的状态机检测到所述的奇偶场标志信号为低电平时，则其进入第二状态；在所述的第二状态下，当所述的状态机检测到所述的奇偶场标志信号为高电平时，则其进入第三状态；在所述的第三状态下，当所述的状态机检测到所述的场同步参考信号为高电平时，则其进入第四状态；在所述的第四状态下，在所述的行同步参考信号为高电平时对所述的图像信息进行采集，当所述的状态机检测到所述的场同步参考信号为低电平时，则其进入第五状态；在所述的第五状态下，当所述的状态机检测到所述的场同步参考信号为高电平时，则其进入第六状态；在所述的第六状态下，在所述的行同步参考信号为高电平时对所述的图像信息进行采集，当所述的状态机检测到所述的场同步参考信号为低电平时，则其回到所述的初始状态。

5.根据权利要求1所述的OLED实时显示驱动控制系统，其特征在于：当由所述的视频解码模块传输至所述的视频处理器的数字信号中每帧图像的分辨率大于由所述的视频处理器写入所述的视频存储器中的每帧图像的分辨率时（即a＜m，b＜n时），控制所述的视频存储器的写使能信号为所述的像素时钟的x分频（x为正整数）来使每帧所述的图像的分辨率由m×n降低为a’×b’，其中a’=（m/x），b’=（n/x）；若a’＞a、b’＞b时，提取每帧图像的前a行像素行、该a行像素行中前b个有效像素来实现图像分辨率的降低。

6.根据权利要求2所述的OLED实时显示驱动控制系统，其特征在于：当所述的OLED实时显示驱动控制系统中的所述的视频存储器包括两个所述的视频存储模块时，相邻两帧图像的图像信息交替存入两个所述的视频存储模块中，且交替从两个所述的视频存储模块中读出所述的图像信息。

7.根据权利要求1所述的OLED实时显示驱动控制系统，其特征在于：对所述的OLED显示模块内部的驱动芯片进行配置，包括指定OLED显示模块的数据传输格式和传输位宽、指定X方向的图像显示起始地址和终止地址、指定Y方向的图像显示起始地址和终止地址。