CN102611648A - 一种串行干扰抵消系统及方法 - Google Patents

Abstract

本发明涉及一种串行干扰抵消系统，其中，所述系统包括串行干扰抵消装置，所述串行干扰抵消装置包括，流水线处理器，用于控制与完成信道估计的相关运算和信号重构的卷积运算；信道估计处理模块，用于根据相关运算的结果，得到信道估计功率和门限，并进行有效径选择，得到信道估计序列；对齐加模块，用于对信道估计序列和卷积运算结果进行对齐加/减运算，得到抵消脉冲信号。本发明还提供了一种串行干扰抵消方法。应用本发明的系统及方法，高效的完成了信道估计和信号重构中的相关和卷积这两种运算，极大的提高了运算速度，并且节省了硬件资源。

Description

一种串行干扰抵消系统及方法

技术领域

本发明涉及移动通讯领域，尤其涉及TD-SCDMA系统中一种串行干扰抵消系统及方法。

背景技术

时分-同步码分多址即TD-SCDMA系统中存在着MAI(Multiple AccessInterference，多址干扰)，即不同信号的传播时延不同，同时由于扰码的存在，造成各个信号所采用的扩频码集并非完全正交，这种由非零互相关系数引起的干扰常被称为MAI。TD-CDMA系统中通常采用多用户检测技术以消除MAI带来的影响，而多用户检测技术中的非线性多用户检测方法(也称为干扰抵消，Interference Cancellation)可以以较低的实现复杂度获得较好的接收性能；干扰抵消主要分为两种：并行干扰抵消(Parallel InterferenceCancellation，简称PIC)和串行干扰抵消(Successive InterferenceCancellation，简称SIC)。这两种方法各有优势，相比之下，PIC一般应用在频域上，具有处理延时短，无须各小区功率排序等优势，当各小区信号功率差距较小时精度比较高；而SIC一般工作在时域上，消耗的资源更少，当各个小区信号功率差距较大时稳定性更好、性能更优。

在TD-SCDMA系统中，标识小区的码称为下行同步码(SYNC-DL)序列，在下行导频时隙(DwPTS)发射。SYNC-DL用来区分相邻小区，与之相关的过程是下行同步、码识别和PCCPCH(Primary Common Control PhysicalChannel，主公共控制物理信道)信道的确定。基站将在小区的全方向或在固定波束方向发送DwPTS，它同时起到了导频和下行同步的作用。DwPTS由长为64chip的SYNC-DL和长为32chip的GP组成。TD-SCDMA系统中SIC主要涉及DwPts中的SYNC_DL，其在帧结构的位置如图1所示。

整个系统有32组长度为64的基本SYNC.DL码，一个SYNC-DL惟一标识一个基站和一个码组，每个码组包含4个特定的扰码，每个扰码对应一个特定的基本中间码。

SIC通过N级串行迭代的方式，来逐级消除各小区之间的相互干扰，得到每个小区相对干净的信号。每个SIC的一级包含若干个串行干扰抵消单元(Interference Cancellation Unit，简称ICU)，如图2所示，本文以2级迭代为例描述。如图3所示，每个ICU针对一个小区进行处理，每个ICU主要包括信道估计、信号重构、以及干扰抵消(对齐加电路)等部分。

ICU有2个输入，如图3所示：d_in和s_in，分别为

$d_{\mathrm{in}}\_i=\left\{\begin{array}{cc}{r}_k& i=1\\ d_{\mathrm{out}}\_i-1& \mathrm{else}\end{array}\right.$ $s_{\mathrm{in}}\_i=\left\{\begin{array}{cc}0& i=<4\\ s_{\mathrm{out}}\_i-4& \mathrm{else}\end{array}\right.$

其中信道估计的相关运算和信号重构的卷积运算为SIC装置的核心运算单元。目前普遍采用的都是将相关运算和卷积运算分别用两套电路来实现的方法。采用两套电路实现相关运算不仅运算速度慢，而且浪费了硬件资源。

发明内容

本发明要解决的技术问题是提供了一种串行干扰抵消系统及方法。

为解决上述技术问题，本发明提供了一种串行干扰抵消系统，所述系统包括串行干扰抵消装置，所述串行干扰抵消装置包括，

流水线处理器，用于控制与完成信道估计的相关运算和信号重构的卷积运算；

信道估计处理模块，用于根据相关运算的结果，得到信道估计功率和门限，并进行有效径选择，得到信道估计序列；

对齐加模块，用于对信道估计序列和卷积运算结果进行对齐加/减运算，得到抵消脉冲信号。

进一步地，所述系统还包括，

干扰抵消控制模块，用于对串行干扰抵消装置的逻辑进行控制，包括迭代级数和串行干扰抵消装置的个数。

进一步地，所述系统还包括，

数据输入存储模块，用于存储输入输出数据；

数据输出存储模块，用于存储重构的数据。

上述的系统中，其中，所述流水线处理器包括，

流水线控制模块，用于设置流水线运算模块的运算模式，并控制下行同步码存储模块，所述运算模式包括所述相关运算和所述卷积运算；

流水线运算模块，用于根据所述流水线控制模块设置的运算模式进行相关运算或卷积运算；

下行同步码存储模块，用于存储下行同步码并向流水线运算模块提供所述下行同步码进行相关运算。

上述的系统中，其中，所述流水线运算模块包括，

点乘运算单元，用于将乘法运算转化为加法运算进行相关运算或卷积运算；

数据加载端口，用于输入相关运算和卷积运算所需的原始数据序列；

锁存端口，用于控制流水线数据的装载或保持，并于最后得到运算结果。

上述的系统中，其中，所述信道估计处理模块包括，

功率计算单元，用于完成信道估计的功率计算；

门限计算单元，用于完成信道估计的门限计算；

有效径搜索单元，用于根据信道估计计算出的功率和门限进行有效径选择，得到信道估计序列；

存储单元，用于存储信道估计的功率、门限以及得到的信道估计序列。

本发明还提供了一种串行干扰抵消方法，所述方法包括，

进行信道估计，将流水线处理器模式设置为相关运算并进行相关运算，根据相关运算的结果计算功率和门限，进行有效径选择，得到信道估计序列；

进行信号重构，将流水线处理器模式设置为卷积运算进行卷积运算；

对齐加模块对信道估计序列和卷积运算结果进行对齐加/减运算，得到抵消脉冲信号。

上述的方法中，其中，所述流水线处理器包括流水线控制模块和流水线运算模块，所述流水线控制模块设置所述流水线运算模块的运算模式为相关运算或卷积运算。

上述的方法中，其中，所述进行相关运算具体为：

数据加载端口输入相关运算所需的原始数据序列，点乘运算单元将乘法运算转化为加法运算进行相关运算。

上述的方法中，其中，所述进行卷积运算具体为：

数据加载端口输入相关运算所需的原始数据序列，点乘运算单元将乘法运算转化为加法运算进行卷积运算。

采用本发明的技术方案，高效的完成了信道估计和信号重构中的相关和卷积这两种运算，极大的提高了运算速度，并且节省了硬件资源。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是TD-SCDMA系统帧结构图；

图2是本小区和三个同频邻小区的2级SIC结构图；

图3是ICU结构图；

图4是流水线处理模块结构图；

图5是调整后的ICU结构图；

图6是本发明串行干扰抵消系统结构框图；

图7是本发明串行干扰抵消方法流程图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明采用同一个流水线处理器分时调用的方法，通过增加数据加载端口，并配合锁存和读出数据的时序控制等优化策略，高效的完成了信道估计和信号重构中的相关和卷积这两种运算，极大的提高了运算速度，并且节省了硬件资源。

SIC中的信道估计的相关运算和信号重构的卷积运算是两个相反过程的运算，对这两个计算的具体说明如下。

相关计算是完成一个144chip的相关窗和一个64bit的相关码SYNC_DL的相关运算，并得到的80点相关结果(信道估计值)。设r是接收的SYNC_DL部分原始W(144)样点的IQ数据段，W即为滑动相关窗长度；n为SYNC_DL码的ID号，n＝0～31；SYNC_DL码的滑动相关结果为一个复数序列，表示为CorrSync(n，k)，k＝0～W-64，计算公式如下

$\mathrm{CorrSync}(n,k)=\underset{l=0}{\overset{63}{\mathrm{\&Sigma;}}}r(k+l)*\mathrm{conj}(\mathrm{sync}(n,l)\&times;j^l)$

得到的滑动相关结果为W-64+1＝W-63个点的复数序列。将上式展开，输入抽样记为r(0)，r(1)，r(2)，r(3)，.....r(W-1)，每个抽样都包含i和q，将16比特的位宽将i和q存到同一个字中；设当前计算的SYNC_DL码ID号为n，SYNC_DL码字记为s(0)，s(1)，...s(63)。则相关计算可分解为如下计算：

CorrSync(0)＝r(0)*s(0)+r(1)*s(1)+r(2)*s(2)+…+r(62)*s(62)+r(63)*s(63)

CorrSync(1)＝r(1)*s(0)+r(2)*s(1)+r(3)*s(2)+…+r(63)*s(62)+r(64)*s(63)

CorrSync(2)＝r(2)*s(0)+r(3)*s(1)+r(4)*s(2)+…+r(64)*s(62)+r(65)*s(63)

…

CorrSync(7)＝r(7)*s(0)+r(8)*s(1)+r(9)*s(2)+…+r(69)*s(62)+r(70)*s(63)

…

CorrSync(W-63)＝r(W-63)*s(0)+r(W-62)*s(1)+r(W-61)*s(2)+…+r(W-2)*s(62)+r(W-1)*s(63)

卷积运算为采用本地的SYNC-DL码和信道估计值卷积得到卷积结果(信号重构的结果)s_out：

$s_{\mathrm{out}}=\mathrm{sync}\left(n\right)\&CircleTimes;h(s,n)$

其中，

表示卷积运算，sync(n)是第n个小区的ID码，h(s，n)是第s个子帧，第n个小区SYNC-DL部分的信道估计值。

为表示方便，用64点的向量x(i)表示第n个小区的ID码sync(n)，16点的向量h(i)表示信道估计，将上式展开表示如下：

$s_{\mathrm{out}}\left(i\right)=\underset{m=0}{\overset{15}{\mathrm{\&Sigma;}}}h\left(m\right)*x(i-m)$

s_out的长度是79。

公式展开即为

Sout(0)＝h(0)*s(0)

Sout(1)＝h(0)*s(1)+h(1)*s(0)

Sout(2)＝h(0)*s(2)+h(1)*s(1)+h(2)*s(0)

……

Sout(15)＝h(0)*s(15)+h(1)*s(14)+……h(15)*s(0)

……

Sout(63)＝h(0)*s(63)+h(1)*s(62)+……h(15)*s(48)

……

Sout(64)＝0+h(1)*s(63)+……h(15)*s(49)

Sout(78)＝h(15)*s(63)

由上述对相关和卷积的公式推导所知，这两种运算的计算过程正好相反，且运算时间为串行时序，因此考虑采用同一个处理器分时调用来实现，综合处理时间和硬件电路规模，采用16级流水线的结构，增加流水线处理模块的数据加载端口，并配合锁存和读出数据的时序控制策略，该装置结构框图如图4所示，主要包括点乘运算单元(.*)、数据加载端口din/sin和锁存端口latch，具体说明如下：

(1)点乘运算单元，将乘法运算转化为加法运算来处理。

设s_l＝conj(sync(n，l)×j^l)，由于sync(n，l)为1bit，

若sync(n，l)＝0，则s_l＝0；

若sync(n，l)＝1，则有

$s_l=\left\{\begin{array}{cc}1& l\%4=0\\ -j& l\%4=1\\ -1& l\%4=2\\ j& l\%4=3\end{array}\right.$

则 $r_k*s_l=\left\{\begin{array}{cc}r\_i+r\_q*j& l\%4=0\\ r\_q-r\_i*j& l\%4=1\\ -r\_i-r\_q*j& l\%4=2\\ -r\_q+r\_i*j& l\%4=3\end{array}\right.$

(2)数据加载端口din/sin：sin都为64bit长度的SYNC_DL码序列。对于相关运算，din为待干扰抵消的长度是144的原始数据序列r；对于卷积运算，din为长度是16的信道估计序列h；

(3)锁存端口latch：控制流水线数据装载还是保持，用于最后一轮16个节拍得到计算结果。

流水线处理器的具体控制思路为：

相关计算模式：s序列顺序装入，r序列顺序装入，重复4次；

卷积计算模式：s序列每16个bit循环右移，h序列顺序装入，重复4次以下以卷积运算为例说明运算步骤。

第0拍，从左到右依次装载s0～s15，同时加h0；

s循环右移，同时h0～15，0～15......变化。sout0～sout15分别需要计算0～15次加法。因此第0～15拍，adder0～15分别算得sout0～15；

第15拍时，由于s采用循环右移的结构，结构是：s1 s2 s3......s15s0，此时，adder0在第0拍算得sout0后，又开始计算

adder0＝h1*s15+h2*s14+......+h15*s1  15点的和

同样：

adder1＝h2*s15+h3*s14+......+h15*s2  14点的和

……

adder15＝0                        0点的和

第16拍，从左到右依次装载s16～s31，同时又循环到h0。因此第16拍：

adder0再加上h0*s16，得到sout16

adder1再加上h0*s17，完成sout17的15个点之和

……

adder15完成sout31的第一个点；

第17拍得sout17；

……

第31拍得sout31此时s的结构是17 18......31 16，同时adder0～adder15分别同时完成了sout32～sout47的15～0个点之和；

……

同样，每16个clock，装载16个s点，循环16拍，再装载，再循环。第48～63拍，得sout48～sout63。

根据上面的规律，到第63拍的时候adder0～adder15分别已经计算了sout64～sout79(认为sout79有0个数的加法)的15～0个点的加法。而sout64～sout79本身也只需要计算15～0个数的加法，即到第63拍的时候，所有sout都全部计算完毕。但是为了串行输出结果，最后一轮锁住加法器，串行输出sout64～79。

整个过程中，除去数据装载操作所花费的时间外，从一开始，每个时钟就计算出一个sout点，而且是串行输出，效率比较高。

文中的SIC设计为2级，第一个ICU输入d_in和s_in分别为r_k和0，为便于硬件实现，将上图两个ICU拆开，重新定义ICU的结构，第i个ICU(ICU_i)分为前后两部分：信道处理(ICU_chproc_i)与对齐加(ICU_add_i)，i＝1～8，如图5所示。

调整后的第i个ICU(ICU_i)分为前后两部分：信道处理(ICU_chproc_i)与对齐加(ICU_add_i)，i＝1～8。具体步骤如下：

(1)输入slocal_i，进行信道估计和信号重构处理，得到sout_i；

(2)计算dout_i，dout_i＝slocal_i-sout_i；

(3)计算slocal_i+1，slocal_i+1＝din_i+1+sin_i+1＝dout_i+sin_i+1，。

其中信道处理部分完成步骤(1)，每次调用时处理不变；对齐加部分完成步骤(2)和(3)，当i＝＜4即ICU处于stagel时，sin为0，slocal_i+1＝dout_i，步骤3省略；当i＝8时SIC计算完毕，步骤3省略，直接输出dout_8。

根据图5的结构，结合本文的设计思想，得出SIC装置的结构框图，如图6所示，包括串行干扰抵消装置ICU和干扰抵消控制模块ICU_ctrl，其中ICU又包括流水线处理器(Pipeline_Processor)、信道估计后处理模块(ChEst)和对齐加模块(Add)。

流水线处理器(Pipeline_Processor)：完成相关和卷积的流水线计算和控制，包括流水线控制模块(Pipeline Ctrl)、流水线运算模块(Pipeline Unit)和存放SYNC_DL码的ROM(Sync ROM)；输入相关/卷积模式、sync_dl码ID号(DSP配置)、待卷积数据(144个数据)、信道估计值(Channle Estimation的输出，16个数据)，输出相关模式时为相关结果，卷积模式时为卷积结果。

信道估计处理模块(Channel Estimate)：完成信道估计的功率和门限的计算，以及有效径搜索等功能，包括功率计算单元(Power Cal)、门限计算单元(Th Cal)、有效径搜索单元(Valid Path Search)，其中需要将功率和相关值暂存在RAM_dppow和RAM_dp两块RAM中；

对齐加模块(Add)：完成对齐加/减运算，包括控制(Add Ctrl)和运算单元(Add Unit)；输入为前一级流水线处理模块的输出相关结果，输出为信道估计序列，同时将信道估计序列和卷积结果给对齐加模块；

ICU模块中有两种对齐加计算，计算公式为

$\left\{\begin{array}{c}{d}_{\mathrm{out}}\_i=s_{\mathrm{local}}\_i-s_{\mathrm{out}}\_i\\ s_{\mathrm{local}}\_i+1=d_{\mathrm{out}}\_i+s_{\mathrm{in}}\_i+1\end{array}\right.$

其中第一个式子的减法运算可先求补码再做加法，当i＝1、2、3、8时只计算第一个式子。

对齐加的对象为两个复数序列，一个144点(本级本小区的待卷积结果)，另一个为79点(信号重构结果)，对齐加时需要先根据信道估计得到的第一个有效径位置将两个序列对齐，从对齐的位置连续读两个序列的79点数据，对应加79次，得到的复数序列为144点。

另外SIC还用到两个RAM：

RAM_dio：存储输入输出数据din_/dout_i

RAM_souti：存储重构后的数据Sin_i/Sout_i

串行干扰抵消方法的具体实施步骤如下：

S701，从RAM_dio中读取数据作为输入的s_local_i，进行信道处理，得到s_out_i，写入RAM_souti中；

其中信道处理步骤如下：

首先进行信道估计，将流水线处理器模式设置为相关运算，并得到相关运算结果，用相关结果计算功率和门限；然后进行有效径选择，得到信道估计序列；

S702，信号重构状态，将流水线处理器模式设置为卷积运算，得到s_out_i；

S703A，用对齐加模块Add计算d_out_i，d_out_i＝s_local_i-s_out_i，将结果写入RAM_dio中；

S703B再次调用对齐加模块计算s_local_i+1，s_local_i+1＝d_in_i+1+s_in_i+1＝d_out_i+s_in_i+1，将结果仍写入RAM_dio中。

其中信道处理部分完成步骤S01和S02，每次调用时处理不变；对齐加部分完成步骤S03A和S03B，当i＝＜4即ICU处于第一级时，s_in为0，s_local_i+1＝d_out_i，步骤S03B省略；当i＝8时SIC计算完毕，步骤S03B省略，直接输出d_out_8，此时产生SIC计算完毕脉冲信号sic_over。

由上述步骤描述可知，SIC装置根据串行处理的时序将存储数据重复写入RAM_dio和RAM_souti中，极大的降低了SIC所占用的硬件资源。

本发明中SIC的迭代级数设置为2，每级的串行干扰单元设置为4，若改变这两个参数只需要简单修改ICU_ctrl的控制逻辑即可实现。

上述说明示出并描述了本发明的一个优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.一种串行干扰抵消系统，其特征在于，所述系统包括串行干扰抵消装置，所述串行干扰抵消装置包括，

流水线处理器，用于控制与完成信道估计的相关运算和信号重构的卷积运算；

信道估计处理模块，用于根据相关运算的结果，得到信道估计功率和门限，并进行有效径选择，得到信道估计序列；

对齐加模块，用于对信道估计序列和卷积运算结果进行对齐加/减运算，得到抵消脉冲信号。

2.根据权利要求1所述的系统，其特征在于，所述系统还包括，

干扰抵消控制模块，用于对串行干扰抵消装置的逻辑进行控制，包括迭代级数和串行干扰抵消装置的个数。

3.根据权利要求2所述的系统，其特征在于，所述系统还包括，

数据输入存储模块，用于存储输入输出数据；

数据输出存储模块，用于存储重构的数据。

4.根据权利要求1至3任一所述的系统，其特征在于，所述流水线处理器包括，

流水线控制模块，用于设置流水线运算模块的运算模式，并控制下行同步码存储模块，所述运算模式包括所述相关运算和所述卷积运算；

流水线运算模块，用于根据所述流水线控制模块设置的运算模式进行相关运算或卷积运算；

下行同步码存储模块，用于存储下行同步码并向流水线运算模块提供所述下行同步码进行相关运算。

5.根据权利要求4所述的装置，其特征在于，所述流水线运算模块包括，

点乘运算单元，用于将乘法运算转化为加法运算进行相关运算或卷积运算；

数据加载端口，用于输入相关运算和卷积运算所需的原始数据序列；

锁存端口，用于控制流水线数据的装载或保持，并于最后得到运算结果。

6.根据权利要求1至3任一所述的装置，其特征在于，所述信道估计处理模块包括，

功率计算单元，用于完成信道估计的功率计算；

门限计算单元，用于完成信道估计的门限计算；

有效径搜索单元，用于根据信道估计计算出的功率和门限进行有效径选择，得到信道估计序列；

存储单元，用于存储信道估计的功率、门限以及得到的信道估计序列。

7.一种串行干扰抵消方法，其特征在于，所述方法包括，

进行信道估计，将流水线处理器模式设置为相关运算并进行相关运算，根据相关运算的结果计算功率和门限，进行有效径选择，得到信道估计序列；

进行信号重构，将流水线处理器模式设置为卷积运算进行卷积运算；

对齐加模块对信道估计序列和卷积运算结果进行对齐加/减运算，得到抵消脉冲信号。

8.根据权利要求7所述的方法，其特征在于，所述流水线处理器包括流水线控制模块和流水线运算模块，所述流水线控制模块设置所述流水线运算模块的运算模式为相关运算或卷积运算。

9.根据权利要求7所述的方法，其特征在于，所述进行相关运算具体为：

数据加载端口输入相关运算所需的原始数据序列，点乘运算单元将乘法运算转化为加法运算进行相关运算。

10.根据权利要求7所述的方法，其特征在于，所述进行卷积运算具体为：

数据加载端口输入相关运算所需的原始数据序列，点乘运算单元将乘法运算转化为加法运算进行卷积运算。

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