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CN102571477A - 一种流量统计装置、芯片以及设备 - Google Patents

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Abstract

本发明适用于数据通信领域，提供了一种流量统计装置、芯片以及设备，所述流量统计装置包括物理接口流量统计电路，逻辑通道流量统计电路以及存储模块。本发明在当前的流量统计装置中加入用于分别统计各个逻辑通道流量的逻辑通道流量统计电路，而无需根据不同的逻辑通道设立与之一一对应的统计电路，与现有技术相比，本发明能够以较低的资源消耗以及成本实现对各个逻辑通道的流量统计。

Description

一种流量统计装置、芯片以及设备
技术领域
本发明属于数据通信领域，尤其涉及一种流量统计装置、芯片以及设备。
背景技术
流量统计装置是在通信领域各种芯片中是必不可少的功能模块，其用于统计单位时间内通过某个接口的流量，为监测芯片各个接口的状态提供了一个重要的手段。比如，在数字通信芯片中，对各个接口进行报文流量(PPS)和字节流量(BPS)的统计，就需要使用到流量统计装置。而当前的很多通信协议和接口都支持多通道，如SONET/SDH、SPI4.2等等，对于这种一个物理接口包含多个逻辑通道的情形，需要对各个逻辑通道的流量进行统计。
在芯片设计中使用流量统计装置时，针对多逻辑通道的特点，设计者总是希望流量统计装置满足以下需求：
流量统计装置必须能够快速累加新增的流量。在这种单物理接口多逻辑通道应用环境下，每个时钟周期都可能有流量需要累加，但同一时钟周期只有一个逻辑通道需要流量累加。
流量统计装置支持的逻辑通道数足够多。为了统计一个物理接口内的总流量和各个逻辑通道的流量，流量统计装置必须能够处理几十个甚至几百个逻辑通道的流量统计，如Interlaken和SPI4.2最多都可支持256个逻辑通道。
而当前已有的流量统计装置的缺陷在于：
流量统计装置针对的是不相干的物理接口，即一个物理接口对应一个流量统计装置，而一个物理接口内也仅支持一个逻辑通道。使用这种类型的流量统计装置时，并不能同时统计各个逻辑通道的流量，因而不得不使用多个统计模块来实现统计功能(一个逻辑通道对应一个统计模块)。当逻辑通道的数量较多时，对资源的消耗是非常惊人的。因此，现有的流量统计装置为了同时满足上述需求，需要付出极大的代价。
发明内容
本发明实施例的目的在于提供一种流量统计装置，旨在解决当前统计各个逻辑通道的流量时资源消耗大，成本高的问题。
本发明实施例是这样实现的，一种流量统计装置，所述流量统计装置包括：
物理接口流量统计电路，逻辑通道流量统计电路以及存储模块；
其中，所述物理接口流量统计电路，用于统计整个物理接口的流量数据，并将统计后的流量数据向所述存储模块输出；
所述逻辑通道流量统计电路，用于分别统计各个逻辑通道的流量数据，并将统计后的流量数据向所述存储模块输出；
所述存储模块，用于存储整个物理接口的流量数据以及各个逻辑通道的流量数据，并在CPU需要时，向CPU输出上述流量数据。
本发明实施例的另一目的在于提供一种包含所述流量统计装置的芯片。
本发明实施例的另一目的在于提供一种包含所述流量统计装置的设备。
本发明实施例在当前的流量统计装置中加入用于分别统计各个逻辑通道流量的逻辑通道流量统计电路，而无需根据不同的逻辑通道，设立与之一一对应的统计电路，与现有技术相比，本发明能够以较低的资源消耗以及成本实现对各个逻辑通道的流量统计。
附图说明
图1是本发明第一实施例提供的流量统计装置的工作原理图；
图2是本发明第一实施例提供的流量统计装置的电路结构图；
图3是本发明第二实施例提供的流量统计装置的工作原理图；
图4是本发明第二实施例提供的流量统计装置的电路结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例针对当前统计各个逻辑通道的流量时，需要在不同的逻辑通道设定相应的统计模块而导致的资源消耗大，成本高等问题，根据逻辑通道的流量传输与增加的性质，在当前的流量统计装置中加入用于分别统计各个逻辑通道流量的逻辑通道流量统计电路，能够以较低的资源消耗以及成本分别对各个逻辑通道进行流量统计。
本发明实施例是这样实现的：
一种流量统计装置，所述流量统计装置包括：
物理接口流量统计电路，逻辑通道流量统计电路以及存储模块；
其中，所述物理接口流量统计电路，用于统计整个物理接口的流量数据，并将统计后的流量数据向所述存储模块输出；
所述逻辑通道流量统计电路，用于分别统计各个逻辑通道的流量数据，并将统计后的流量数据向所述存储模块输出；
所述存储模块，用于存储整个物理接口的流量数据以及各个逻辑通道的流量数据，并在CPU需要时，向CPU输出上述流量数据。
本发明实施例的另一目的在于提供一种包含所述流量统计装置的芯片。
本发明实施例的另一目的在于提供一种包含所述流量统计装置的设备。
本发明实施例在当前的流量统计装置中加入用于分别统计各个逻辑通道流量的逻辑通道流量统计电路，而无需根据不同的逻辑通道，设立与之一一对应的统计电路，与现有技术相比，本发明能够以较低的资源消耗以及成本分别对各个逻辑通道进行流量统计。
实施例一：
图1示出了本发明第一实施例提供的流量统计装置的工作原理图，为了便于说明只示出了与本发明实施例相关的部分。
包括物理接口流量统计电路11，逻辑通道流量统计电路12以及存储模块13；
其中，物理接口流量统计电路11，用于统计整个物理接口的流量数据，并将统计后的流量数据向存储模块13输出；
逻辑通道流量统计电路12，用于分别统计各个逻辑通道的流量数据，并将统计后的流量数据向存储模块13输出；
存储模块13，用于存储整个物理接口的流量数据以及各个逻辑通道的流量数据，并在CPU需要时，向CPU输出上述流量数据。
此处，物理接口的定义不局限于芯片与外部的接口，还包括芯片内部各个模块之间的接口；
逻辑通道的定义不局限于一个物理接口内的子通道，还包括在物理接口内传输的其它类型的逻辑子集。
在实际工作中，物理接口流量统计电路11，将整个物理接口的流量数据统计后，向存储模块13输出。是一个独立于通道级流量统计的电路。
逻辑通道流量统计电路12在每一个时钟周期内都能够处理一次流量累加，而多个逻辑通道之间在同一个时钟周期只可能有一个通道需要流量累加，所以逻辑通道流量统计电路12完全能够满足多个逻辑通道流量的统计需要。如此，逻辑通道流量统计电路12将各个逻辑通道的流量数据累加后，分别存储于存储模块13中。
这样，CPU在需要时，就可以从存储模块13中读出整个物理接口的流量数据以及物理接口内各个逻辑通道的流量数据。
本发明实施例在当前的流量统计装置中加入用于分别统计各个逻辑通道流量的逻辑通道流量统计电路，而无需根据不同的逻辑通道，设立相对应的统计电路，与现有技术相比，本发明能够以较低的资源消耗以及成本分别对各个逻辑通道进行流量统计。
实施例二：
图2示出了本发明第一实施例提供的流量统计装置的电路结构，为了便于说明只示出了与本发明实施例相关的部分。
物理接口流量统计电路11包括物理接口流量累加器21以及物理接口累加值寄存器22；
其中，物理接口流量累加器21，用于将物理接口当前周期的流量数据与新增的流量数据累加后，将物理接口的流量数据输出至物理接口累加值寄存器22。
物理接口累加值寄存器22，用于存储物理接口的流量数据，并向所述物理接口流量累加器21输出物理接口当前周期的流量数据，以及向所述存储模块输出物理接口的流量数据。
逻辑通道流量统计电路12包括通道号/地址转换单元23，数据延迟单元24，逻辑通道流量累加器25以及存储器RAM1。
其中，通道号/地址转换单元23，用于将逻辑通道号转换成存储地址(RAM地址)，并将存储地址送入存储器RAM1。
数据延迟单元24，用于将逻辑通道新增的流量数据延迟一个时钟周期后，输出至逻辑通道流量累加器25。
逻辑通道流量累加器25，用于将各逻辑通道当前的流量数据与新增的流量数据分别累加后，将逻辑通道的流量数据输出至存储器RAM1。
存储器RAM1，用于根据通道号/地址转换单元23输出的存储地址存储各逻辑通道的流量数据，并向逻辑通道流量累加器25输出各逻辑通道当前的流量数据，以及向存储模块13输出各逻辑通道当前周期的流量数据。存储器RAM1可以为随机存取存储器或者其他存储器。
存储模块13为随机存取存储器，也可以为其他存储器，用于向CPU提供整个物理接口的前一周期流量数据以及物理接口内各个逻辑通道前一周期的流量数据。优选地，存储模块13采用随机存取存储器，以节省资源，并获得更好地存储效率。
在实际工作中，在有流量数据输入时，用于存储物理接口流量数据的物理接口累加值寄存器22，向物理接口流量累加器21输出物理接口当前的流量数据。物理接口流量累加器21将物理接口当前的流量数据与新增的流量数据累加后，将物理接口的累加流量数据输出至物理接口累加值寄存器22。同时，物理接口累加值寄存器22在每个统计周期结束时向存储模块13输出该物理接口的累加流量数据，以完成物理接口流量的统计。
在逻辑通道的流量统计方面，首先，由数据延迟单元24将流量数据延时一个时钟周期，并由通道号/地址转换单元23将通道号转换为存储地址后送入存储器RAM1，在一个时钟周期后，从存储器RAM1中输出当前周期内该通道的累计流量数据，同时数据延迟单元24输出新获得的流量数据，逻辑通道流量累加器25将这两个数据累加，获得一个新的流量数据累加值后，将该流量数据累加值存储于存储器RAM1中。存储器RAM1主要用于根据通道号/地址转换单元23输出的地址存储各逻辑通道的流量数据，并在当前统计周期结束时向存储模块13输出逻辑通道当前周期的总累计流量数据，从而完成对各逻辑通道流量的统计。
上述逻辑通道流量统计电路12每个时钟周期能够处理1次流量累加。而多个逻辑通道之间在同一周期只可能有一个通道需要流量累加，所以这种电路完全能够满足多个逻辑通道流量的快速统计。
相对于现有的流量统计方法，在实现相同数量的通道时，这种多通道共享累加器以及使用随机存取存储器来缓存累加值的方案，能节省大量的累加器和寄存器资源。例如当实现的通道数为128时，则能减少127个累加器，而使用芯片内的存储器缓存累加值，相比于使用一个个独立的寄存器而言，前者具有容量以及成本上的优势。
本发明实施例根据流量传输与增加的性质，将流量统计装置区分为了物理接口流量统计电路以及各个逻辑通道的流量统计电路，在逻辑通道的流量统计电路中采用了各通道共享累加器的方法，且使用存储器缓存累加值，能够以较低的资源消耗以及成本实现对各个逻辑通道的流量统计。
实施例三：
图3示出了本发明第二实施例提供的流量统计装置的工作原理，为了便于说明只示出了与本发明实施例相关的部分。
本发明第二实施例提供的流量统计装置是在本发明第一实施例提供的流量统计装置的基础上，加入了定时刷新电路31，该电路能够选择统计周期，并在选定的统计周期结束时将所述物理接口流量统计电路的流量数据以及所述逻辑通道流量统计电路的流量数据写入存储模块13，然后刷新物理接口流量统计电路的流量数据以及逻辑通道流量统计电路的流量数据，以获得不同周期内的物理接口的流量以及逻辑通道的流量的统计数据。本发明第二实施例提供的流量统计装置的电路结构如图4所示。
存储器RAM1为一个双端口存储器，其中，端口A用于读出各个逻辑通道的当前累计流量，并送入到逻辑通道流量累加器25参与累加运算。端口B用于输入逻辑通道流量累加器25累加的结果，并在当前统计周期结束时将存储器RAM1的内容输出到存储器RAM2中。因此在存储器RAM1的端口B前面有一个读写控制电路，用于管理端口B的访问，该读写控制电路是逻辑通道流量统计电路12中存储器RAM1的一部分。
读写控制电路在统计周期过程中，将输入到端口A的逻辑通道地址保存并延迟两个时钟周期，这样就与逻辑通道流量累加器25输出的结果同步，然后将同步的地址和结果数据一起通过端口B输入到存储器RAM1中。在统计周期结束时，刷新控制电路需要通过端口B读取各个逻辑通道在当前周期内的总累计流量，并送入存储器RAM2中。因此刷新控制电路会输入多个读请求给读写控制电路，每个读请求对应一个逻辑通道。刷新控制电路每隔数个时钟周期(如：1个或者10个时钟周期)即发起一个读请求。
读写控制电路接收到一个读逻辑通道统计数据的请求时，首先等待逻辑通道流量累加器25输出结果的间隙，当没有累加值需要写入存储器RAM1时，处理一个读请求：读出对应逻辑通道的流量数据，然后往该地址写入0，完成一个通道的刷新。一个逻辑通道刷新完毕以后，就又从0开始统计下一个周期内的流量数据。如果第9个时钟周期前没有间隙可以用来处理读请求，则在第10个时钟周期强制刷新该通道。由于请求允许读写控制电路有10个时钟周期来处理，可以利用间隙完成对各个通道的刷新，所以整个刷新过程对逻辑通道流量统计电路12影响很小。
其中，读写控制电路是逻辑通道流量统计电路12中存储器RAM1的一部分。
刷新控制电路用于设定统计周期，并在每个统计周期结束时，将逻辑通道以及物理接口的流量数据向存储器RAM2输出。统计周期是一个CPU可控的参数，具有很大的灵活性。
本发明实施例通过在流量统计装置中加入定时刷新电路，从而使流量统计装置的采样周期变为可调，适用于更多的场合，具有更大的灵活性，能够按照实际需求获得不同的单位时间内的平均流量。
实施例四：
本发明实施例提供的流量统计装置可以用于通讯等领域的各种芯片以及使用包含上述流量统计装置的芯片的各种设备。
本发明实施例的有益效果在于：
1、在当前的流量统计装置中加入用于分别统计各个逻辑通道流量的逻辑通道流量统计电路，而无需根据不同的逻辑通道，设立与之一一对应的统计电路，能够以较低的资源消耗以及成本实现对各个逻辑通道的流量统计；
2、通过各逻辑通道共享累加器的方法，即只使用一个累加器而完成所有逻辑通道的流量累加，能够显著降低统计逻辑通道流量的成本；
3、存储流量数据的载体主要以随机存取存储器(RAM)为主，而不是以一个个独立的寄存器为主，与寄存器相比，随机存取存储器具有容量大、成本低的特点；
4、通过在流量统计装置中加入定时刷新电路，从而使流量统计装置的采样周期可以调整，能够适用于更多的场合，具有更大的灵活性，能够按照实际需求获得不同的时间单位内的平均流量。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种流量统计装置，其特征在于，所述流量统计装置包括：
物理接口流量统计电路，逻辑通道流量统计电路以及存储模块；
其中，所述物理接口流量统计电路，用于统计整个物理接口的流量数据，并将统计后的流量数据向所述存储模块输出；
所述逻辑通道流量统计电路，用于分别统计各个逻辑通道的流量数据，并将统计后的流量数据向所述存储模块输出；
所述存储模块，用于存储整个物理接口的流量数据以及各个逻辑通道的流量数据，并在CPU需要时，向CPU输出上述流量数据。
2.如权利要求1所述的流量统计装置，其特征在于，所述物理接口包括芯片与外部的接口，以及芯片内部各个模块之间的接口。
3.如权利要求1所述的流量统计装置，其特征在于，所述逻辑通道包括物理接口内的子通道，以及物理接口内传输的其他类型的逻辑子集。
4.如权利要求1所述的流量统计装置，其特征在于，所述物理接口流量统计电路包括物理接口流量累加器以及物理接口累加值寄存器；
其中，所述物理接口流量累加器，用于将物理接口当前周期的流量数据与新增的流量数据累加后，将物理接口的流量数据输出至所述物理接口累加值寄存器；
所述物理接口累加值寄存器，用于存储物理接口的流量数据，并向所述物理接口流量累加器输出物理接口当前周期的流量数据，以及向所述存储模块输出物理接口的流量数据。
5.如权利要求1所述的流量统计装置，其特征在于，所述逻辑通道流量统计电路包括通道号/地址转换单元，数据延迟单元，逻辑通道流量累加器以及存储器RAM1；
其中，所述通道号/地址转换单元，用于将各逻辑通道号转换成存储地址，并将所述存储地址送入所述存储器RAM1；
所述数据延迟单元，用于将逻辑通道新增的流量数据延迟一个时钟周期后，输出至所述逻辑通道流量累加器；
所述逻辑通道流量累加器，用于将各逻辑通道当前的流量数据与新增的流量数据分别累加后，将各逻辑通道的流量数据输出至所述存储器RAM1；
所述存储器RAM1，用于根据所述通道号/地址转换单元输出的存储地址存储各逻辑通道的流量数据，并向所述逻辑通道流量累加器输出各逻辑通道当前的流量数据，以及向所述存储模块输出各逻辑通道当前周期的流量数据。
6.如权利要求1所述的流量统计装置，其特征在于，所述存储模块为随机存取存储器。
7.如权利要求1所述的流量统计装置，其特征在于，所述流量统计装置还包括定时刷新电路，用于根据选定的统计周期，将所述物理接口流量统计电路以及所述逻辑通道流量统计电路的流量数据向所述存储模块输出，并刷新所述物理接口流量统计电路以及所述逻辑通道流量统计电路的流量数据。
8.一种包含如权利要求1至7任一项所述的流量统计装置的芯片。
9.一种包含如权利要求1至7任一项所述的流量统计装置的设备。
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