CN102571075A

CN102571075A - 具有扫描功能的有限翻转动态逻辑电路

Info

Publication number: CN102571075A
Application number: CN2012100124772A
Authority: CN
Inventors: 李振涛; 郭阳; 宋芳芳; 刘蓬侠; 陈书明; 刘祥远; 唐涛; 胡春媚; 张子杰; 付志刚; 王丽娟; 冯国柱; 邢冬生; 高维娜; 唐茜茜
Original assignee: National University of Defense Technology
Current assignee: National University of Defense Technology
Priority date: 2012-01-16
Filing date: 2012-01-16
Publication date: 2012-07-11

Abstract

本发明公开了一种具有扫描功能的有限翻转动态逻辑电路，它包括外围模块和至少一个LSDL核心单元，LSDL核心单元包括动态门电路、N-C²MOS锁存器、扫描使能输入端口、扫描输入端口、扫描输出端口、扫描输入逻辑，外围模块包括使能控制模块，扫描输入逻辑的输入端分别与扫描使能输入端、扫描输入端口以及时钟信号相连，扫描输入逻辑的输出端与N-C²MOS锁存器的输入端相连，扫描输出端口与N-C²MOS锁存器的输出端相连；使能控制模块的输入端与扫描使能输入端相连，使能控制模块的输出端与下拉逻辑网络的控制端相连。本发明具有逻辑可测性好、延时影响小、总体面积开销小、功耗低的优点。

Description

具有扫描功能的有限翻转动态逻辑电路

技术领域

本发明涉及数字集成电路的高速动态门电路设计领域，具体涉及一种具有扫描功能的有限翻转动态逻辑电路。

背景技术

如图1所示，现有技术的有限翻转动态逻辑（Limited Switching Dynamic Logic: LSDL）电路的LSDL单元一般可分为两级：第一级是一个动态门电路1，用于对多输入复杂逻辑快速求值；第二级是一个N-C²MOS锁存器2。动态门电路1和N-C²MOS锁存器2共用一个时钟，当动态门电路1求值时，N-C²MOS锁存器2导通，输出数据更新；当动态门电路1预充时，N-C²MOS锁存器2关闭，输出数据保持。N-C²MOS锁存器2同时具有锁存和放大的功能，MOS管的利用率高，LSDL逻辑具有速度快、功耗低和面积小的优点，在高速数字电路的设计中具有良好的应用前景。但是由于现有技术的有限翻转动态逻辑每拍都要预充，但是由于N-C²MOS锁存器将动态门与输出隔离开来，降低了LSDL逻辑的有效翻转率。而且，随着芯片规模不断增大，芯片的可测性设计变得更加重要和困难。扫描链插入是提高芯片可测性的一项重要技术，连入扫描链的锁存器或触发器必须具有扫描功能。普通的LSDL逻辑不支持扫描功能，无法连接到扫描链中，导致与之相关的逻辑可测性降低。为了提高LSDL逻辑的设计可测性，需要对其进行改进，使其具有扫描功能。目前已有几种支持扫描功能的LSDL逻辑的实现方法，但是现有方法普遍具有延时、面积开销大的缺点。

发明内容

本发明要解决的技术问题是提供一种逻辑可测性好、延时影响小、总体面积开销小、功耗低的具有扫描功能的有限翻转动态逻辑电路。

为了解决上述技术问题，本发明采用的技术方案为：一种具有扫描功能的有限翻转动态逻辑电路，它包括外围模块和至少一个LSDL核心单元，所述LSDL核心单元包括动态门电路、N-C²MOS锁存器、扫描使能输入端口、扫描输入端口、扫描输出端口、用于在所述扫描使能输入端输入信号有效时将扫描输入端口的信号送至扫描输出端口输出的扫描输入逻辑，所述外围模块包括用于在所述扫描使能输入端输入有效信号时关闭所述动态门电路中下拉逻辑网络的使能控制模块，所述扫描输入逻辑的输入端分别与扫描使能输入端、扫描输入端口以及时钟信号相连，所述扫描输入逻辑的输出端与N-C²MOS锁存器的输入端相连，所述扫描输出端口与所述N-C²MOS锁存器的输出端相连；所述使能控制模块的输入端与所述扫描使能输入端相连，所述使能控制模块的输出端与下拉逻辑网络的控制端相连。

作为上述技术方案的进一步改进：

所述扫描输入逻辑包括依次串联的第一NMOS管和第二NMOS管，所述第一NMOS管位于靠N-C²MOS锁存器输入端的一侧，所述扫描使能输入端与第一NMOS管的栅极相连，所述扫描输入端口与第二NMOS管的栅极相连。

所述LSDL核心单元还包括用于将N-C²MOS锁存器的输出信号延时输出的扫描输出逻辑，所述扫描输出逻辑包括延时电路，所述扫描输出端口通过延时电路与所述N-C²MOS锁存器的输出端相连。

所述外围模块还包括用于产生窄脉冲信号的时钟产生模块，所述时钟产生模块的输入端与标准时钟信号相连，所述时钟产生模块的输出端分别与动态门电路、N-C²MOS锁存器以及扫描输入逻辑相连。

本发明具有下述优点：

1、本发明通过在LSDL核心单元增加扫描使能输入端口、扫描输入端口、扫描输出端口以及扫描输入逻辑、外围模块增加使能控制模块，通过扫描使能信号能够控制LSDL核心单元在正常和扫描两种工作模式之间切换，能够支持扫描功能以及构建扫描链，逻辑可测性好；而且其实现未增加关键路径上的NMOS管的堆叠高度，对关键路径的延时影响小。

2、本发明包括外围模块和至少一个LSDL核心单元，外围模块和LSDL核心单元相互独立，能够实现外围模块中使能控制模块的共用，总体面积开销小、功耗低。

3、本发明的LSDL核心单元进一步包括用于将N-C²MOS锁存器的输出信号延时输出的扫描输出逻辑，使得扫描输出端口的输出延时比较大，保证了下个扫描输入端口具有足够的保持时间，使得本发明能够直接与同类型或其他类型的时序单元电路串接构成扫描链，并且能够避免与其他的同类型或其他类型的时序单元电路进行串接时出现保持时间违例。

4、本发明的外围模块进一步包括用于产生窄脉冲信号的时钟产生模块，时钟产生模块输入动态电路和N-C²MOS锁存器的工作时钟的高电平是窄脉冲，输入端口的保持时间小，输出端口的输出延时大，可与其他各种类型的时序单元连接构成扫描链，兼容性能好；由于输入端口的保持时间小，本发明还能作为D触发器使用；时钟产生模块设于外围模块中，也能够实现对时钟产生模块的共用，能够进一步降低总体面积开销和功耗。

附图说明

图1为现有技术的基本单元电路的电路原理示意图。

图2为本发明实施例一的电路原理示意图。

图3为本发明实施例二的电路原理示意图。

图4为本发明实施例三的电路原理示意图。

图例说明：1、动态门电路；11、下拉逻辑网络；2、N-C²MOS锁存器；3、扫描输入逻辑；4、使能控制模块；5、扫描输出逻辑；51、延时电路；6、时钟产生模块；7、LSDL单元；8、LSDL核心单元。

具体实施方式

下面分别结合一个LSDL单元电路以及两个长度为N的扫描链电路共计三个实施例对本发明具有扫描功能的有限翻转动态逻辑电路进行进一步的详细说明：

实施例一：

本实施例为具有扫描功能的有限翻转动态逻辑电路的LSDL单元，如图2所示，本实施例包括外围模块和一个LSDL核心单元8，LSDL核心单元8包括动态门电路1、N-C²MOS锁存器2、扫描使能输入端口SE、扫描输入端口SI、扫描输出端口SO、用于在扫描使能输入端SE输入信号有效时将扫描输入端口SI的信号送至扫描输出端口SO输出的扫描输入逻辑3，外围模块包括用于在扫描使能输入端SE输入有效信号时关闭动态门电路1中下拉逻辑网络11的使能控制模块4，扫描输入逻辑3的输入端分别与扫描使能输入端SE、扫描输入端口SI以及时钟信号相连，扫描输入逻辑3的输出端与N-C²MOS锁存器2的输入端相连，扫描输出端口SO与N-C²MOS锁存器2的输出端相连；使能控制模块4的输入端与扫描使能输入端SE相连，使能控制模块4的输出端与下拉逻辑网络11的控制端相连。

本实施例扫描使能输入端口SE的输入信号（扫描使能信号）高电平为有效，通过扫描使能信号来控制有限翻转动态逻辑电路的正常和扫描两种工作模式：

1）当扫描使能信号为1（高电平）时，本实施例处于扫描工作模式，使能控制模块4将所有控制输入置为0，将下拉逻辑网络11关闭，扫描输入逻辑3开始工作，在clk_p为高期间将扫描输入端口SI的信号送至扫描输出端口SO输出；

2）当扫描使能信号为0（低电平）时，本实施例处于正常工作模式，扫描输入逻辑3关闭，使能控制模块4将扫描使能信号直接传递至下拉逻辑网络11，本实施例执行正常的执行正常的逻辑和锁存操作。

扫描输入逻辑3包括依次串联的第一NMOS管N0和第二NMOS管N1，第一NMOS管N0位于靠N-C²MOS锁存器2输入端的一侧，扫描使能输入端SE与第一NMOS管N0的栅极相连，扫描输入端口SI与第二NMOS管N1的栅极相连。扫描输入逻辑3构成下拉通路，该下拉通路在扫描使能信号有效（高电平）时导通，将扫描输入端口SI输入的信号送至扫描输出端口SO后输出。

LSDL核心单元8还包括用于将N-C²MOS锁存器2的输出信号延时输出的扫描输出逻辑5，扫描输出逻辑5包括延时电路51，扫描输出端口SO通过延时电路51与N-C²MOS锁存器2的输出端相连。因为输出端输出信号SO通过延时电路41延时后送至扫描输出端口SO，所以SO端口的输出延时比较大，保证了下个扫描输入端口SI具有足够的保持时间，从而本实施例可以直接与同类型或其他类型的时序单元电路串接构成扫描链，并且能够避免与其他的同类型或其他类型的时序单元电路进行串接时出现保持时间违例。

本实施例的外围模块在现有技术基本单元电路的基础上还增加了用于产生窄脉冲信号的时钟产生模块6作为LSDL逻辑的工作时钟，时钟产生模块6的输入端与标准时钟信号相连，时钟产生模块6的输出端分别与动态门电路1、N-C²MOS锁存器2以及扫描输入逻辑3相连。时钟产生模块6为一个单稳电路，受输入时钟信号clk的上升沿触发，在输出时钟clk_p上产生一个高电平有效的窄脉冲。由于时钟产生模块6产生窄脉冲信号，并分别输入动态门电路1和N-C²MOS锁存器2，动态门电路1和N-C²MOS锁存器2的工作时钟clk_p的高电平都为窄脉冲信号，输入端口的保持时间小，因此本实施例还可以作为D触发器使用。

与现有技术相比，本实施例增加了3个端口：扫描使能端口SE、扫描输入数据端口SI和扫描输出端口SO；LSDL核心单元8中，在动态门电路1部分增加了扫描输入逻辑3，在N-C²MOS锁存器2的输出端Q增加了扫描输出逻辑5；此外，本实施例增加了外围模块（使能控制模块4和时钟产生模块6），外围模块的数量可根据实际应用灵活设置为一个或者更多。

实施例二：

本实施例为通过多个实施例一中的LSDL单元组成长度为N的具有扫描功能的有限翻转动态逻辑扫描链电路。本实施例与实施例一基本相同，其主要不同点为：本实施例包括N个独立的LSDL单元7，每一个LSDL单元7都包括1个外围模块和1个LSDL核心单元8。如图3所示，本实施例中构建的长度为N的扫描链将实施例一中的LSDL单元7作为一个整体实例化N次，使其包括N个呈链状分布的LSDL单元7，且前一级LSDL单元7的扫描输出端口SO与下一级LSDL单元7的扫描输入端口SI相连，依次类推，构成长度为N的扫描链。

实施例三：

本实施例为长度为N的具有扫描功能的有限翻转动态逻辑扫描链电路。本实施例与实施例一基本相同，其主要不同点为：本实施例包括1个公用的外围模块和N个LSDL核心单元8。如图4所示，本实施例中构建的长度为N的扫描链仅对N个LSDL核心单元8进行连接呈链状分布， N个LSDL核心单元8共用一个外围模块，使能控制模块4和时钟产生模块6的输出作为公共信号同时驱动N个LSDL核心单元8，该实现方法适用于有共同使能输入的设计，其优点是面积小、功耗低。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种具有扫描功能的有限翻转动态逻辑电路，其特征在于：它包括外围模块和至少一个LSDL核心单元（8），所述LSDL核心单元（8）包括动态门电路（1）、N-C²MOS锁存器（2）、扫描使能输入端口、扫描输入端口、扫描输出端口、用于在所述扫描使能输入端输入信号有效时将扫描输入端口的信号送至扫描输出端口输出的扫描输入逻辑（3），所述外围模块包括用于在所述扫描使能输入端输入有效信号时关闭所述动态门电路（1）中下拉逻辑网络（11）的使能控制模块（4），所述扫描输入逻辑（3）的输入端分别与扫描使能输入端、扫描输入端口以及时钟信号相连，所述扫描输入逻辑（3）的输出端与N-C²MOS锁存器（2）的输入端相连，所述扫描输出端口与所述N-C²MOS锁存器（2）的输出端相连；所述使能控制模块（4）的输入端与所述扫描使能输入端相连，所述使能控制模块（4）的输出端与下拉逻辑网络（11）的控制端相连。

2.根据权利要求1所述的具有扫描功能的有限翻转动态逻辑电路，其特征在于：所述扫描输入逻辑（3）包括依次串联的第一NMOS管和第二NMOS管，所述第一NMOS管位于靠N-C²MOS锁存器（2）输入端的一侧，所述扫描使能输入端与第一NMOS管的栅极相连，所述扫描输入端口与第二NMOS管的栅极相连。

3.根据权利要求1或2所述的具有扫描功能的有限翻转动态逻辑电路，其特征在于：所述LSDL核心单元（8）还包括用于将N-C²MOS锁存器（2）的输出信号延时输出的扫描输出逻辑（5），所述扫描输出逻辑（5）包括延时电路（51），所述扫描输出端口通过延时电路（51）与所述N-C²MOS锁存器（2）的输出端相连。

4.根据权利要求3所述的具有扫描功能的有限翻转动态逻辑电路，其特征在于：所述外围模块还包括用于产生窄脉冲信号的时钟产生模块（6），所述时钟产生模块（6）的输入端与标准时钟信号相连，所述时钟产生模块（6）的输出端分别与动态门电路（1）、N-C²MOS锁存器（2）以及扫描输入逻辑（3）相连。