CN102569172B - 用于覆盖标记的结构和方法 - Google Patents

Abstract

描述了覆盖标记及其制造方法。在一个实施例中，半导体覆盖结构包括：栅叠层结构，形成在半导体衬底上方并被配置作为覆盖标记；以及掺杂半导体衬底，设置在栅叠层结构的两侧，至少包括与器件区域中的栅叠层结构相邻的半导体衬底一样多的掺杂物。通过至少三次离子注入步骤形成掺杂半导体衬底。本发明还提供了一种用于覆盖标记的结构和方法。

Description

用于覆盖标记的结构和方法

相关申请的交叉参考

本申请要求于2010年11月30日提交的美国临时专利申请第61/418,064号的优先权，其全部内容结合于此作为参考。

技术领域

本发明总的来说涉及用于光刻工艺的覆盖标记，更具体地，涉及用于高k金属栅极工艺的改进覆盖标记的结构和方法。

背景技术

覆盖标记在半导体或集成电路(“IC”)器件的制造中是很重要的，因为器件是通过将一层在另一层上的导电、半导体或绝缘材料的若干层进行对准来制造。重要的是每一层都与先前层精确对准，使得所得到的电路起作用且是可靠的。如果没有正确地对准多层，则一些部件会短路同时其他部件会成为断路或者具有不可接受的较大阻抗。通常，对于每一个技术节点来说，在x或y方向上指定覆盖误差阈值。换句话说，每一层都不能够与上面或下面的另一层偏移多于指定距离。大于该规格的偏移引起“对准失败”，这增加了循环时间，因为多层必须重做。

在覆盖检查期间，通常使用激光束感测覆盖标记在晶圆上的位置，激光束从覆盖标记反射，从而产生反射回机器的检验员的反射光信号。然后，检验员分析反射光信号，以确定覆盖标记的精确位置。值得注意的是，从覆盖标记反射的信号质量直接依赖于结构和材料。一直寻求改进覆盖标记信号的方法。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于处理半导体衬底的方法，所述半导体衬底包括器件区域和覆盖区域，所述方法包括：对所述器件区域和所述覆盖区域内的所述半导体衬底实施第一离子注入；形成所述器件区域中的第一多晶硅栅叠层和所述覆盖区域中的第二多晶硅栅叠层；对所述半导体衬底实施第二离子注入；对所述半导体衬底实施第三离子注入；以及用金属栅叠层替换所述第一多晶硅栅叠层和所述第二多晶硅栅叠层；其中，针对所述覆盖区域内的所述半导体衬底的总硼离子注入剂量大于约2×10¹⁵个离子/cm²。

该方法还包括：使用所述覆盖区域和另一覆盖区域中的所述金属栅叠层测量覆盖误差；基于所述覆盖误差正确地曝光光刻胶层。

该方法还包括：在所述半导体衬底上方形成层间介电(ILD)材料层。

在该方法中，在实施所述第三离子注入之前，用金属栅叠层替换所述第一多晶硅栅叠层和所述第二多晶硅栅叠层。

该方法还包括：对于所述器件区域内的结构和所述半导体衬底以及所述覆盖区域内的结构和所述半导体衬底实施一次或多次离子注入。

在该方法中，向金属栅叠层施加实施一次或多次离子注入的步骤。

在该方法中，针对所述覆盖区域内的所述半导体衬底的总离子注入剂量包括总体大于约3×10¹⁵个离子/cm²的砷和/或磷。

在该方法中，针对所述覆盖区域内的所述半导体衬底的总离子注入剂量包括大于约1×10¹⁴个离子/cm²的铟、大于约1.2×10¹⁵个离子/cm²的氮或者大于约2.4×10¹⁵个离子/cm²的碳。

在该方法中，所述第二离子注入包括：n型轻掺杂漏极(n-LDD)掺杂工艺，其中，掺杂剂量大于约2×10¹⁴个离子/cm²。

在该方法中，实施所述第一离子注入、所述第二离子注入和所述第三离子注入将来自所述覆盖区域的覆盖信号的晶圆质量增加大于约3％。

根据本发明的另一方面，提供了一种部分制造的半导体晶圆，包括半导体覆盖结构，其中，所述半导体覆盖结构包括：栅叠层结构，形成在所述半导体衬底上方并被配置为半导体晶圆上的覆盖区域中的覆盖标记；以及掺杂半导体衬底，位于所述栅叠层结构的两侧，其中，所述掺杂半导体衬底包括掺杂浓度，所述掺杂浓度至少等于或大于与所述半导体晶圆上的器件区域中的所述栅叠层结构相邻的所述半导体衬底中的掺杂浓度。

在该部分制造的半导体晶圆中，所述栅叠层结构包括高k介电材料层和设置在所述高k介电材料层上方的金属层。

在该部分制造的半导体晶圆中，所述栅叠层结构包括氧化硅层和设置在所述氧化硅层上方的多晶硅层。

在该部分制造的半导体晶圆中，所述栅叠层结构被配置为栅格结构。

在该部分制造的半导体晶圆中，所述半导体覆盖结构还包括：接触层，形成在所述栅极结构附近的所述半导体衬底上方，其中，所述掺杂半导体衬底设置在所述栅叠层结构和所述接触层之间。

在该部分制造的半导体晶圆中，所述栅叠层结构被配置为框中框结构中的一个框。

在该部分制造的半导体晶圆中，所述接触层被配置为所述框中框结构的内框。

在该部分制造的半导体晶圆中，所述掺杂物包括氟化硼(BF₂)和砷。

在该部分制造的半导体晶圆中，所述掺杂物还包括铟、氮或碳。

在该部分制造的半导体晶圆中，所述覆盖区域中的所述半导体衬底包括硅并且具有大约3或者更小的折射率。

附图说明

当结合附图进行阅读时，根据以下详细描述更好地理解本发明。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，各种部件的尺寸可以被任意增加或减小。

图1是用于制造具有根据本发明发明的各个方面构造的覆盖标记(overlay mark)的半导体结构的方法的流程图。

图2至图10是多个实施例中具有根据本发明的多个方面构造的、处于各个制造阶段的覆盖标记的半导体结构的截面图。

图11A和图11B是根据本发明的各个方面构造的图8的半导体结构的覆盖标记的俯视图。

具体实施方式

本发明总的来说涉及用于光刻工艺的覆盖标记，更具体地来说，涉及用于高k金属栅极(HKMG)光刻工艺的改进覆盖标记的结构和方法。应该理解，以下发明提供了用于实施各个实施例的不同特征的许多不同的实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然，这些仅是实例，而不用于限制的目的。此外，本发明可以在各个实例中重复各个实例中的参考标号和/或字母。这种重复是为了简化和清楚的目的，且其本身并不指定所讨论的各个实施例和/或结构之间的关系。此外，以下描述中第一部件形成在第二部件上方或上可包括其中第一部件和第二部件以直接接触的形式形成的实施例，并且还包括其中附加部件可以形成在第一部件和第二部件之间，使得第一和第二部件没有直接接触的实施例。

在光刻曝光工艺期间，在许多步骤中，晶圆可以暴露给光掩模上的图案。晶圆还可以分离为许多区段，其中，每一个区段都使用相同的光掩模分别曝光。为了确保连续层被正确堆叠，使用对准标记和覆盖标记。晶圆上的对准标记不是区段特有地，并且每个晶圆都可以在不同的位置包括两组或多组对准标记。当晶圆被加载到分档器(stepper)以通过光掩膜曝光为图案时，首先使用对准标记来对准晶圆。分档器读取对准标记以在通过曝光每个区段进行分档之前对晶圆进行定向。

覆盖标记用于确保连续的掩模曝光在由技术节点指定的容限内相互覆盖。在每个区段中重复覆盖标记，这通常在多个位置处，其中，在每个位置形成多个标记。每个区段都包括：一个或多个器件区域，其中形成半导体器件；以及一个或多个覆盖标记区域。公共覆盖图案包括基于栅格的标记或者框中框(box-in-box)标记。首先通过在器件区域中形成部件的同时形成外框，然后在器件区域中形成另一部件的同时形成内框来形成框中框标记。通过测量从其反射的光来分析框。计算和比较外框和内框的中心。覆盖误差被定义为两个框的中心之间的距离。x或y方向上的最小一维误差通常被指定为技术节点中部件的一半间距的百分比。例如，对于20纳米(nm)的技术节点，一维覆盖误差为指定为小于6nm。

为了确定框中框标记中的覆盖误差，比较覆盖标记中至少两层的中心。区段中的覆盖区域包括许多标记，其中，每一个标记都具有不同的层组合。一个覆盖标记可以包括氧化物定义(OD)层和多晶硅(聚)层。另一覆盖标记可包括OD层和接触层。又一覆盖标记可包括接触层和多晶硅层。因此，每个标记都可以提供一个或多个覆盖误差值。特定覆盖误差的关联性依赖于晶圆在半导体制造工艺中的位置。

各种方法被用于在曝光之前、之间和之后减小覆盖误差。通常，在单独的检查工具中，在曝光操作之后检查覆盖误差。通过去除和重新沉积光刻胶层且重新曝光来重做针对该特定制造步骤的具有不可接受覆盖误差的晶圆。虽然为了减小耗时的重做，期望曝光操作期间的原位覆盖校正，但如果覆盖误差测量刚好发生在每个区段曝光之前，则会在光刻操作期间引入许多延迟。相对于原位测量方法，另一种有效的方法为使用所存储的覆盖误差值并改进工艺时间的曝光校正(CPE，correction per exposure)技术。虽然开发并使用各种覆盖校正方法来改进区段与区段的覆盖误差，但由覆盖标记的测量和框中心的计算直接影响覆盖校正的质量。

为了测量覆盖标记中层的精确位置，检查工具测量横跨标记反射的光。从覆盖标记的不同区域接收的信号基于层的材料特性的差异而不同。然后，信号被标准化，并且算法用于找到层的边缘位置。当不同层的材料特性类似时，层之间的界面可能难以确定。影响信号质量的材料特性因素包括反射率、折射率、表面粗糙度和厚度。诸如入射光角度、阴影、检查光波长的工艺条件也可以影响信号质量。由算法确定的形成框的材料层的边缘位置可以具有较大误差。已知信号的定量质量为晶圆质量(WQ，waferquality)，其表示为实际信号强度相对于由参考标记生成的信号的百分比。WQ可以定义为

WQ＝(SS_overlay/Gain_overlay)/(SS_ref/Gain_ref)

其中，SS_overlay为来自覆盖标记的覆盖信号的信号强度，Gain_overlay为覆盖信号的增益的信号强度，SSref为来自参考标记的参考信号的信号强度，以及Gain_ref为参考信号的增益。

通常，WQ可以为大于1％，以获得可靠的覆盖结果。WQ小于1％可以对应于用于框中心的足够测量误差，使得后续的CPE或其他校正引起进一步的覆盖误差。例如，较小的真实覆盖误差可以报告为相对方向上的较大覆盖误差，使得CPE处理引起真实覆盖误差的增加而没有校正覆盖误差。用替代多晶硅的高k金属栅极，覆盖结构提供了小于1％的WQ，诸如0.05％至0.4％。可降低WQ的各种因素包括区段与区段的测量变化(局部影响)、晶圆边缘扭曲(边缘管芯影响)和引起变色的对OD伪层的损害。随着部件尺寸减小，指定的覆盖误差阈值也减小。与不断更加严格的覆盖误差相关联的是通过使用先进材料来形成各种结构所引起的信号对比度的降低。

在一个方面中，本发明的各个实施例涉及针对使用诸如高k金属栅极(HKMG)的先进金属栅极材料的半导体器件改进覆盖区域中的WQ的工艺和结构。在一个实施例中，使用所公开的结构如在不同的检查光源：红、绿、近红外和远红外下平均将WQ增加到大于3％。工艺包括使与覆盖标记相邻的衬底区域经受用于在器件区域中形成各种部件的各种离子注入。各种离子注入将衬底的折射率减小为大约3或大约3以下。该结构改进了WQ，因为覆盖层和相邻衬底材料之间的对比度大于与非掺杂衬底或轻掺杂衬底的对比度。换句话说，本发明的各个实施例通过相对于较亮的覆盖层暗化如检查工具所看到的半导体衬底区域来进行工作。

在特定实施例中，处理包括：提供具有器件区域和覆盖区域的半导体衬底；对器件区域和覆盖区域内的半导体衬底实施第一离子注入；形成器件区域中的第一多晶硅栅叠层和覆盖区域中的第二多晶硅栅叠层；实施第二离子注入；实施第三离子注入；以及用金属栅叠层替换第一多晶硅栅叠层和第二多晶硅栅叠层。在各个离子注入操作之后，针对覆盖区域内的半导体衬底的总硼离子注入剂量大于约2×10¹⁵个离子/cm²。

处理还可以包括：使用覆盖区域和另一覆盖区域中的金属栅叠层测量覆盖误差；使用覆盖误差正确地曝光光刻胶层；以及任选地在半导体衬底上方形成层间电介质(ILD)材料层。在许多实施例中，第二离子注入和第三离子注入应用于器件区域内的第一多晶硅栅叠层和半导体衬底和覆盖区域内的第二多晶硅栅叠层和半导体衬底。在一些实施例中，一次或多次离子注入操作可以应用于HKMG叠层。处理还可以包括：对于器件区域内的结构和半导体衬底以及覆盖区域内的结构和半导体衬底实施一次或多次离子注入，这可以发生在替换栅叠层之前或之后。

根据各个实施例，总离子注入剂量可包括：大于约3×10¹⁵个离子/cm²的砷以及大于约1×10¹⁴个离子/cm²的铟、大于约1.2×10¹⁵个离子/cm²的氮和大于约2.4×10¹⁵个离子/cm²的碳中的一种或多种。在特定实施例中，第二离子注入包括n型轻掺杂漏极(LDD)掺杂工艺，其中，掺杂剂量大于约2×10¹⁴个离子/cm²。在一些实施例中，实施第一离子注入、第二离子注入和第三离子注入将来自覆盖区域的覆盖信号的晶圆质量均增加大于约3％。

本发明的另一方面涉及部分制造的半导体晶圆，半导体晶圆包括半导体覆盖结构。半导体覆盖结构包括：栅叠层结构，形成在半导体衬底上方并被配置为半导体晶圆上的覆盖区域中的覆盖标记；以及掺杂半导体衬底，位于栅叠层结构的两侧，其中，掺杂半导体衬底包括掺杂浓度，该掺杂浓度至少等于或大于与半导体晶圆上的器件区域中的栅叠层结构相邻的半导体衬底中的掺杂浓度。覆盖结构可进一步包括接触层，其形成在栅极结构附近的半导体衬底上方，其中，掺杂半导体设置在栅叠层结构和接触层之间。

在一些实施例中，栅叠层结构包括：高k介电材料层和设置在高k介电材料层上方的金属层或者氧化硅层和设置在氧化硅层上方的多晶硅层。栅叠层结构被配置为栅格结构或者框中框结构的一个框。接触层可以被配置为框中框结构的内框。在特定实施例中，半导体衬底中的掺杂物包括：含硼化合物(诸如氟化硼(BF₂))、砷(和/或磷)、铟、氮和碳中的一种或多种。覆盖区域中的半导体衬底包括硅，并且可具有大约3或更小的折射率。

图1是根据一个实施例的用于制造半导体器件的方法100的流程图。半导体器件包括根据本发明的各个方面构造的金属栅叠层和覆盖标记。图2至图10是处于各个制造阶段并根据各个实施例构造的半导体结构200的截面图。共同参考图1至图10描述半导体结构200及其制造方法100。

参考图1和图2，方法100开始于步骤102，提供半导体衬底。半导体衬底包括硅。可选地，半导体衬底包括锗、硅锗或其他适当的半导体材料。半导体衬底还包括各种隔离部件，诸如形成在半导体衬底中以隔离各个器件的浅沟槽隔离(STI)部件。半导体衬底包括用于覆盖标记的覆盖区域212和用于一个或多个场效应晶体管(FET)和/或其他器件的器件区域214。各种STI部件216形成在器件区域214的半导体衬底210中。STI部件216的形成包括在衬底中蚀刻沟槽并通过一种或多种绝缘体材料(诸如氧化硅、氮化硅或氮氧化硅)来填充沟槽。填充的沟槽可具有多层结构，诸如用氮化硅填充沟槽的热氧化物衬垫层。在一个实施例中，使用诸如以下工艺序列来创建STI部件216：生长垫氧化物(pad oxide)；形成低压化学气相沉积(LPCVD)氮化物层；使用光刻胶和掩模图案化STI开口；蚀刻衬底中的沟槽；任选地生长热氧化物沟槽衬垫以改善沟槽界面；用CVD氧化物填充沟槽；使用化学机械平整化(CMP)来进行回蚀；以及使用氮化物剥离以留下STI部件。半导体衬底210还包括形成在各种有源区域中的n阱和p阱。

仍然参考图1和图2，方法100前进到步骤104，实施第一离子注入以在器件区域214的半导体衬底210和覆盖区域212的半导体衬底211中引入掺杂物。第一离子注入218包括在形成栅叠层之前实施的一种或多种离子注入以形成各种掺杂部件219。在一个实施例中，第一离子注入218包括形成诸如n型阱(n阱)或p型阱(p阱)的阱离子注入、调整阈值电压的离子注入、抗击穿(APT)离子注入或者其组合。离子注入工艺218应用于器件区域214和覆盖区域212，使得掺杂物在器件区域中形成对应的掺杂部件219，并且掺杂覆盖区域212中的整个衬底210。

在一个实例中，当p型掺杂物被引入半导体衬底以形成一个或多个p阱时，将注入掩模层图案化以覆盖器件区域用于n阱的部分，然后通过离子注入将p型掺杂物引入到半导体衬底210以在器件区域214中形成一个或多个p阱。可以使用包括光刻胶涂覆、软烘焙、曝光、曝光后烘焙(PEB)、显影和硬烘焙的光刻工艺来形成注入掩模层。此后，使用适当的工艺(诸如湿式剥离或等离子体灰化)来去除离子掩模层。可选地，图案化的光刻胶层可用于对将被用作注入掩模的硬掩模层进行图案化。根据各个实施例，覆盖区域中的半导体部分211接收注入到器件区域中的所有或大多数掺杂物，同时在注入工艺期间覆盖器件区域的各个部分以形成各种部件。因此，覆盖区域212中的半导体部分211与器件区域214中的半导体部分210相比接收了更大的掺杂剂量。

参考图1、图3和图4，方法100前进到步骤106，在器件区域214和覆盖区域212中形成栅叠层。在一个实施例中，如图3所示，各种栅极材料层形成在半导体衬底210和211上。栅极材料层包括介电材料层220和硅层222(诸如多结晶硅(多晶硅))。在本实施例中，硅层222可以为非掺杂的，并且介电材料层220包括高k介电材料层。可选或附加地，硅层222可包括非晶硅。高k介电材料层220包括介电常数大于热氧化硅的介电常数(大约为3.9)的介电材料。在一个实例中，高k介电材料层220包括氧化铪(HfO)。在各个其他实例中，高k介电材料层220包括金属氧化物、金属氮化物或其组合。在一个实例中，高k介电材料层220具有在大约10埃和大约100埃的范围中的厚度。

在各个实施例中，栅极材料层包括多层介电材料，诸如界面层(例如，氧化硅)和设置在界面层上的高k介电材料层。在另一实施例中，诸如氮化硅(SiN)或二氧化硅(SiO₂)的硬掩模层224进一步形成在栅极材料层上方用于栅极图案化。在各个实施例中，可通过化学氧化技术、热氧化过程、原子层沉积(ALD)或化学气相沉积(CVD)来形成界面层。可以通过CVD、ALD、等离子体增强CVD(PECVD)、或者等离子体增强ALD(PEALD)来形成高k介电材料层。非掺杂非晶硅或多晶硅层222可以使用CVD通过前体硅烷(SiH₄)或其他基于硅的前体的来形成。可以以升高的温度来实施非掺杂非晶硅层222的沉积。可通过CVD或其他适当的技术来形成硬掩模层(SiN或SiO₂)。

如图4所示，栅极材料层被图案化以在覆盖区域212中形成一个或多个栅叠层226以及在器件区域214中形成一个或多个栅叠层(或伪栅极)229。可通过光刻工艺和/或蚀刻工艺来实现栅极材料层的图案化。例如，使用包括光刻胶涂覆、软烘焙、曝光、曝光后烘焙(PEB)、显影和硬烘焙的光刻工艺，在限定各种栅极区域的硬掩模层224上方形成图案化的光刻胶层。然后，通过图案化光刻胶层的开口蚀刻硬掩模层224，形成图案化硬掩模。使用图案化硬掩模来进一步蚀刻栅极材料层，形成各种栅叠层。此后，使用诸如湿式剥离或等离子体灰化的适当工艺来去除图案化光刻胶层。可选地，如果不存在硬掩模层，则图案化光刻胶层被直接用作蚀刻掩模来蚀刻栅极材料层。

栅叠层226被配置为在覆盖标记中形成一层。在一个实施例中，覆盖区域212中的栅叠层被配置为周期性结构来形成栅格覆盖标记。例如，栅格覆盖标记包括并行周期性设置的两个、三个、四个或多个栅叠层。在另一实施例中，覆盖标记包括被设计为通过框中框(box-in-box orframe-in-frame)覆盖技术所使用的正方形框的栅叠层。同时，栅叠层229形成在器件区域214中用于诸如金属氧化物半导体(MOS)晶体管的场效应晶体管(FET)。FET可以为n型场效应晶体管(nFET)或p型场效应晶体管(pPET)。可选地，栅叠层229形成在器件区域214中用于成像传感器。

参考图1、图5和图6，方法100前进到步骤108，实施第二离子注入以在器件区域214和覆盖区域212的半导体衬底210和211中引入掺杂物。在步骤106的形成栅叠层(例如，226)之后实施第二离子注入。第二离子注入可包括各种离子注入步骤以形成对应的掺杂部件。在一个实施例中，第二离子注入包括轻掺杂漏极(LDD)离子注入和重掺杂源极和漏极(S/D)注入。由于在步骤106的形成栅叠层之后实施第二离子注入，所以对应的掺杂部件基本上形成在栅叠层的侧面而不是形成在栅叠层正下方的沟道区域中。

如图5所示，第二离子诸如可包括LDD注入230，以在覆盖区域212和器件区域214中形成各种LDD部件232。在一个实例中，诸如磷或砷的n型掺杂物被引入到器件区域214的半导体衬底210和覆盖区域212的半导体衬底211中，以形成n型LDD部件。在覆盖区域212中，栅叠层下方的硅衬底和LDD注入硅衬底之间的折射率的差异可以增强覆盖检查期间覆盖标记的对比度。在一个实例中，LDD注入包括大约10¹⁵个离子/cm²或者大于约2×10¹⁴个离子/cm²的剂量。在另一实例中，LDD注入包括范围在大约50keV和大约100keV之间的注入能量。在一个实施例中，具有LDD注入图案的光掩模限定用于覆盖区域的附加开口。例如，如果覆盖区域212具有50微米×882微米的尺寸，则对应的光掩模具有用于覆盖区域212的50微米×882微米的附加开口，使得在其中形成LDD部件。在另一实施例中，可选地，诸如硼(B)的p型掺杂物可以用于在覆盖区域212中形成p型LDD部件。

第二离子诸如可进一步包括通过LDD之后的另一离子注入步骤形成的重掺杂源极和漏极(S/D)部件。因此，器件区域214和覆盖区域212中的每个栅叠层都包括LDD部件和S/D部件，统称为源极和漏极区域。当器件区域214包括n型FET(nFET)和p型FET(pFET)时，使用适当的掺杂物分别针对n型FET和p型FET形成源极和漏极区域。

在一个实施例中，将n型FET作为实例，通过具有轻掺杂剂量的离子注入形成LDD部件232。此后，通过电介质沉积和诸如等离子体蚀刻的各向异性蚀刻来形成侧壁隔离件234。然后，通过具有重掺杂剂量的离子注入236形成重掺杂S/D部件。可以以类似过程但具有相反的掺杂类型来形成p型FET的各个源极和漏极部件。

在各个实施例中，在形成各种n型源极和漏极部件的各种掺杂工艺期间，如图6所示且在图1的方法100的步骤110中，覆盖区域212中的半导体衬底211也被掺杂。可以针对覆盖区域中的栅叠层也形成侧壁隔离件234。在一个实施例中，可以跟随高温退火工艺来在器件区域214的源极和漏极部件中激活各种掺杂物。在另一实施例中，另外地或可选地，第二离子注入包括使用与源极和漏极相反的掺杂物的口袋离子注入(pocket ionimplantation)，并且形成在衬底中且与沟道区域相邻。

参考图1、图7和图8，方法100前进到步骤112，在器件区域214和覆盖区域212中形成金属栅极。在一个实施例中，层间电介质(ILD)层242首先形成在半导体衬底210上上方。ILD层242包括氧化硅、低k介电材料、其他适当的介电材料或者其组合。在另一实施例中，ILD层242包括缓冲氧化硅层、形成在缓冲氧化硅层上方的接触蚀刻停止层(CESL)以及设置在CESL上方的另一介电材料层。以下描述ILD层242的形成。

通过诸如CVD的适当技术来形成ILD层242。例如，可以实施高密度等离子体CVD来形成ILD层242。在一个实施例中，ILD层242沉积在半导体衬底210上方，并填充在覆盖区域212的栅叠层之间的间隙以及器件区域214的栅叠层之间的间隙中。在又一实施例中，ILD层242形成在衬底上方以到达高于栅叠层226和229的顶面的水平面。然后，将化学机械抛光(CMP)工艺施加给ILD层242以减小ILD层242的厚度，使得栅叠层226和229从顶面露出。可以调整CMP工艺的处理条件和参数(包括浆料化学成分和抛光压力)以部分地去除并平整化ILD层242。CMP工艺可以部分或完全去除硬掩模层224。

在形成ILD层242之后，应用蚀刻工艺以去除器件区域214和覆盖区域212内的栅叠层229的多晶硅或非晶硅。如果存在硬掩模且在CMP步骤没有去除该硬掩模，则蚀刻工艺还去除硬掩模层224。在一个实施例中，蚀刻工艺包括两个步骤，其中，第一步骤被设计为去除硬掩模层224，而第二步骤被设计为去除器件区域214和覆盖区域212中的栅叠层内的硅。在去除栅叠层中的硅之后，在ILD层242中产生沟槽并被称为栅极沟槽。

在一个实施例中，如果硬掩模层242包括氮化硅，则去除硬掩模层242的第一蚀刻步骤可以包括磷酸(H₃PO₄)溶液、氢氟酸(HF)或含有缓冲剂的HF。在另一实施例中，用于去除栅叠层的多晶硅或非晶硅的蚀刻工艺可以为干蚀刻、湿蚀刻或其组合。在一个实例中，包括HNO₃、H₂O和HF的蚀刻溶液或NH₄ON溶液可用于去除多晶硅(或非晶硅)。在另一实例中，基于氯(Cl)的等离子体可用于选择性地去除多晶硅。

形成栅极沟槽之后，在栅极沟槽中形成一个或多个金属栅极材料层。在一个实施例中，在栅极沟槽中填充适当功函的金属层246(称为功函金属)和导电层248。在一个实施例中，利用功函金属层246沉积器件区域214和覆盖区域212中的栅极沟槽，然后填充有导电材料248，形成用于nFET的栅电极。用于nFET的功函金属246被称为n金属。n金属包括基于金属的导电材料，其具有符合nFET的功函。对于一个实例，n金属具有大约4.2eV或者小于4.2eV的功函。在一个实施例中，n金属包括钽(Ta)。在另一实施例中，n金属包括氮化钛铝(TiAlN)。在其他实施例中，n金属包括Ta、TiAl、TiAlN或其组合。n金属可包括各种基于金属的膜作为用于优化器件性能和处理适应性(processing compatibility)的叠层。可通过诸如PVD的适当工艺来形成n金属层。导电材料层248可包括铝、钨或其他适当的金属。然后，可以应用CMP工艺以去除过量的功函金属和导电材料。在一个实施例中，器件区域214包括nFET和pFET。在该实施例中，通过适当的过程，分别形成用于nFET和pFET的金属栅极。例如，在从硅栅叠层去除硅之后，通过沉积n金属层、沉积导电层以及去除过量n金属层和导电层的CMP工艺同时通过图案化光刻胶层保护pFET来形成用于nFET和覆盖标记的金属栅极。然后，通过沉积p金属层、沉积导电层以及去除过量p金属层和导电层的CMP工艺来形成用于pFET的金属栅极。可选地，针对pFET沉积p金属层，同时通过图案化光刻胶层保护nFET。针对nFET和覆盖标记沉积n金属层，同时通过图案化光刻胶层保护pFET。然后，沉积导电层以填充用于nFET、pFET和覆盖标记的栅极沟槽。向衬底应用CMP工艺，以去除n金属层、p金属层和导电层的过量部分，形成用于nFET、pFET和覆盖标记的金属栅极。

p金属包括基于金属的导电材料，其具有符合pFET的功函。对于一个实例，p金属具有大约5.2eV或者更大的功函。在一个实施例中，p金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p金属包括TiN、氮化钨(WN)、氮化钽(TaN)或其组合。P金属可包括各种基于金属的膜作为用于优化器件性能和处理适应性的叠层。可通过诸如物理气相沉积(PVD)、CVD、ALD、PECVD、PEALD或旋涂金属的适当工艺来形成p金属层。此后，导电材料基本上填充到栅极沟槽中。根据各个实施例，导电材料包括铝或钨。形成导电材料的方法可包括PVD、CVD、ALD、PECVD、PEALD或旋涂金属。然后，可以应用CMP工艺以去除过量的功函金属和导电材料，形成金属栅极。尽管半导体结构200仅在器件区域214中示出一个场效应晶体管，但可以在器件区域中形成多个FET和其他器件。形成金属栅极的工艺可具有其他可选实施例。例如，可通过其他序列或其他过程来形成用于nFET和pFET的金属栅极。

在一个实施例中，金属栅极可包括在栅极沟槽中沉积高k介电材料层244和氧化硅层220的步骤，然后在高k介电材料层244上方形成功函金属层和导电层。该工艺被称为高k最后工艺。可选地，在高k最后工艺中，在形成功函金属层和导电材料层之前，首先去除氧化硅层220。在这种情况下，诸如氧化硅的新界面层首先形成在半导体衬底210上，然后在对应的栅极沟槽中形成高k介电材料层、功函金属层和导电材料层。

如上所述，通过金属栅极替换包括覆盖区域212中的栅叠层226的覆盖区域212中的覆盖标记。具体地，替换栅叠层226中的多晶硅，以形成与用于器件区域214中的nFET的金属栅极类似的金属栅极并在形成用于nFET的金属栅极的相同工艺中形成。因此，覆盖区域212中的栅叠层包括n金属层和导电材料层。在另一实例中，可以替换多晶硅栅叠层226以形成与用于器件区域214中的pFET的金属栅极类似的金属栅极，并通过形成用于pFET的金属栅极的相同工艺来形成。在这种情况下，覆盖区域212中的栅叠层包括p金属层和导电材料层。

在另一实施例中，用于覆盖区域212中的覆盖标记的栅叠层保持为多晶硅栅叠层而没有进行替换。在这种情况下，如图9所示，在形成用于器件区域214中的器件的金属栅极的栅极替换期间，通过诸如图案化光刻胶层或图案化硬掩模层的图案化掩模层来覆盖覆盖区域212。

参考图10，方法100可前进到步骤114，形成电互连的接触孔。在一个实施例中，在ILD层242上方形成接触蚀刻停止层(CESL)250，并且另一个ILD层252形成在CESL 250上方。然后，在光刻工艺中将光刻胶层(未示出)涂覆在半导体结构200上，并且可以向涂覆的光刻胶层应用软烘焙。然后，具有接触图案的光掩模(或掩模)被放置在光刻曝光装置上，并且半导体结构200被固定在光刻曝光装置的晶圆台上。然后，在曝光涂覆的光刻胶层之前，光掩模与半导体结构200对准。覆盖操作使用包括覆盖区域212中的栅叠层226的覆盖标记。此外，参考图11A和图11B进一步描述覆盖标记。

图11A和图11B是根据本发明的各个方面构造的图8的半导体结构的覆盖标记的顶视图。在图11A中，用数字260标记覆盖标记。覆盖标记260形成在图8的覆盖区域212中。覆盖标记260包括栅叠层226和另一层262。层262可以为标记OD层或另一覆盖层的伪氧化物。在一个实例中，栅叠层具有大约1.6微米的宽度和大约1.6微米的间隔。

在又一实施例中，如图11B所示，覆盖标记270可包括被配置为具有水平层和垂直层的栅格结构的覆盖层的两个集合。例如，一种类型的覆盖层可以为水平的多个栅叠层226。例如，另一种类型的覆盖层可以为垂直的在OD层期间形成的伪氧化物的多层。在一些实施例中，一个定向的栅格结构可包括在不同的制造步骤期间形成的层，使得层261和274可以为不同的覆盖层。在另一实施例中，栅格标记的第二集合可以在相同的方向上进行定向但具有不同的栅格间距。根据本发明的各个实施例还可以用于提高栅格标记与下面的衬底之间的对比度。

由于通过一种或多种掺杂工艺(诸如LDD掺杂、重掺杂S/D和/或口袋注入)来掺杂衬底211，所以改变了衬底211的折射率，并且覆盖信号的WQ显著增加。

在光刻操作中曝光光刻胶之前，通过晶圆台来定位半导体晶圆以在对准操作中利用对准结构来在光掩模和晶圆之间进行对准。在对准之后，逐区段曝光涂覆的光刻胶层。在特定实施例中，基于先前获取的覆盖误差信息，在曝光校正(CPE)技术中逐区段调整曝光参数。接着可以为光刻工艺中的其他步骤(诸如曝光后烘焙(PEB)、显影和硬烘焙)以形成图案化光刻胶层，其中，图案与半导体结构中的其他部件(栅叠层、源极和漏极部件)对准。蚀刻工艺被应用于ILD层242和252，并在ILD层中形成接触孔。随后，可以实施其他处理步骤。在另一实施例中，诸如钨的导电材料被填充到接触孔中以形成接触。在一个实施例中，首先在半导体衬底210上形成硅化物以减小接触阻抗。此后，在接触孔中填充导电材料以形成接触。随后，CMP工艺可以去除过量的导电材料。

尽管未示出，但可以存在其他可选部件和处理步骤。例如，可以以不同的顺序或者使用与上述不同工艺不同的工艺来形成p金属层和n金属层或其他层。可以在形成栅叠层和覆盖标记之前、之间和/或之后实施其他处理步骤。例如，可以在步骤114之后进一步形成多层互连。多层互连包括诸如传统通孔的垂直互连和诸如金属线的水平互连。各种互连部件可以使用各种导电材料，诸如包括铜、钨和硅化物。

根据本发明的各个实施例应用于多种覆盖标记组合而不仅是OD层和栅叠层。如图11A所示，衬底上特定重要的覆盖标记260包括栅叠层262和接触层261，以及它们之间的ILD层263。该覆盖标记260用于在互连形成期间对准随后层，其中，用于通孔平台(via landing)的对准是很重要的。由覆盖误差测量误差引起的不精确CPE会引起器件故障。

根据各个实施例，为了实现覆盖区域中的半导体衬底的折射率充分改善覆盖信号的WQ，组合离子注入硼剂量大于约2×10¹⁵个离子/cm²或大于约2.5×10¹⁵个离子/cm²。在一些实施例中，可以使用诸如氟化硼(BF2)的含有硼的化合物。最小组合离子注入砷、磷或组合砷和磷剂量大于约3×10¹⁵个离子/cm²或大于约3.2×10¹⁵个离子/cm²。总离子注入还可以包括以下这些最小剂量中的一个或多个：大于约1×10¹⁴个离子/cm²或大于约1.1×10¹⁴个离子/cm²的铟、大于约1.2×10¹⁵个离子/cm²或者大于约1.4×10¹⁵个离子/cm²的氮或者大于约2.4×10¹⁵个离子/cm²或大于约2.5×10¹⁵个离子/cm²的碳。

根据本发明实施例的工艺可以被实施和比较。覆盖标记区域经历与器件区域相同的工艺的两个基线晶圆经受CPE和残留覆盖误差测量。覆盖标记区域经历如本文所述的离子注入工艺的两个实验晶圆经受CPE和残留覆盖误差测量。在用于基线晶圆的CPE之后的覆盖误差为16.3nm和16.6nm。这些误差值可以在制造期间要求重做。在用于实验晶圆的CPE之后的覆盖误差为5.5nm和6.2nm。这些用于实验晶圆的覆盖误差值在使用本发明中的工艺的覆盖对准中显示出显著改善。

使用相同的晶圆，再次使用不同的覆盖标记和CPE之后比较的结果测量覆盖误差。基线晶圆具有9.6nm和7.6nm的残留误差。实验晶圆具有3.3nm和3.2nm的残留误差。使用不同的覆盖标记，结果再次在使用本发明中的工艺的覆盖对准中显示出显著改善。

本发明不限于半导体结构包括FET(例如，MOS晶体管)或SRAM的应用，并且可以延伸到具有金属栅叠层和覆盖标记的其他集成电路。例如，半导体结构可包括动态随机存取存储器(DRAM)单元、成像传感器、电容器和/或其他微电子器件(本文统称为微电子器件)。在另一实施例中，半导体结构包括FinFET晶体管。当然，本发明的各个方面还可以应用和/或容易应用于其他类型的晶体管，包括单栅晶体管、双栅晶体管和其他多栅晶体管，并且可以用在在许多不同的应用中，这些许多不同的应用包括传感器单元、存储器单元、逻辑单元等。

各种图案化工艺可以包括通过光刻工艺形成图案化光刻胶层。示例性光刻工艺可以包括光刻胶旋涂、软烘焙、掩模对准、曝光、曝光后烘焙、显影光刻胶和硬烘焙的处理步骤。还可以通过其他适当方法(诸如无掩模光刻、电子束写入、离子束写入、热光刻和分子压印)来实施或替换光刻曝光工艺。

应该理解，可以以各种序列或并行使用上面列出的实施例和步骤的各种不同组合，并且没有严格限定或要求的特定步骤。此外，上面参考一些实施例示出和讨论的部件可以与上面参考其他实施例示出和讨论的部件组合。因此，所有这些修改都包括在本发明的范围之内。

Claims (20)

1.一种用于处理半导体衬底的方法，所述半导体衬底包括器件区域和覆盖区域，所述方法包括：

对所述器件区域和所述覆盖区域内的所述半导体衬底实施第一离子注入；

形成所述器件区域中的第一多晶硅栅叠层和所述覆盖区域中的第二多晶硅栅叠层；

对所述半导体衬底实施第二离子注入；

对所述半导体衬底实施第三离子注入；以及

用金属栅叠层替换所述第一多晶硅栅叠层和所述第二多晶硅栅叠层；

其中，针对所述覆盖区域内的所述半导体衬底的总硼离子注入剂量大于2×10¹⁵个离子/cm²；

其中，所述第二多晶硅栅叠层被配置为覆盖标记。

2.根据权利要求1所述的方法，还包括：

使用所述覆盖区域和另一覆盖区域中的所述金属栅叠层测量覆盖误差；

基于所述覆盖误差正确地曝光光刻胶层。

3.根据权利要求1所述的方法，还包括：

在所述半导体衬底上方形成层间介电(ILD)材料层。

4.根据权利要求1所述的方法，其中，在实施所述第三离子注入之前，用金属栅叠层替换所述第一多晶硅栅叠层和所述第二多晶硅栅叠层。

5.根据权利要求1所述的方法，还包括：对于所述器件区域内的结构和所述半导体衬底以及所述覆盖区域内的结构和所述半导体衬底实施一次或多次离子注入。

6.根据权利要求5所述的方法，其中，向金属栅叠层实施一次或多次离子注入的步骤。

7.根据权利要求1所述的方法，其中，针对所述覆盖区域内的所述半导体衬底的总离子注入剂量包括总体大于3×10¹⁵个离子/cm²的砷和/或磷。

8.根据权利要求1所述的方法，其中，针对所述覆盖区域内的所述半导体衬底的总离子注入剂量包括大于1×10¹⁴个离子/cm²的铟、大于1.2×10¹⁵个离子/cm²的氮或者大于2.4×10¹⁵个离子/cm²的碳。

9.根据权利要求1所述的方法，其中，所述第二离子注入包括：n型轻掺杂漏极(n-LDD)掺杂工艺，其中，掺杂剂量大于2×10¹⁴个离子/cm²。

10.根据权利要求1所述的方法，其中，实施所述第一离子注入、所述第二离子注入和所述第三离子注入将来自所述覆盖区域的覆盖信号的晶圆质量增加大于3％。

11.一种部分制造的半导体晶圆，包括半导体覆盖结构，其中，所述半导体覆盖结构包括：

栅叠层结构，形成在所述半导体衬底上方并被配置为半导体晶圆上的覆盖区域中的覆盖标记；以及

掺杂半导体衬底，位于所述栅叠层结构的两侧，其中，所述掺杂半导体衬底包括掺杂浓度，所述掺杂浓度至少等于或大于与所述半导体晶圆上的器件区域中的所述栅叠层结构相邻的所述半导体衬底中的掺杂浓度。

12.根据权利要求11所述的部分制造的半导体晶圆，其中，所述栅叠层结构包括高k介电材料层和设置在所述高k介电材料层上方的金属层。

13.根据权利要求11所述的部分制造的半导体晶圆，其中，所述栅叠层结构包括氧化硅层和设置在所述氧化硅层上方的多晶硅层。

14.根据权利要求11所述的部分制造的半导体晶圆，其中，所述栅叠层结构被配置为栅格结构。

15.根据权利要求11所述的部分制造的半导体晶圆，其中，所述半导体覆盖结构还包括：

接触层，形成在所述栅叠层结构附近的所述半导体衬底上方，其中，所述掺杂半导体衬底设置在所述栅叠层结构和所述接触层之间。

16.根据权利要求15所述的部分制造的半导体晶圆，其中，所述栅叠层结构被配置为框中框结构中的一个框。

17.根据权利要求16所述的部分制造的半导体晶圆，其中，所述接触层被配置为所述框中框结构的内框。

18.根据权利要求11所述的部分制造的半导体晶圆，其中，所述掺杂物包括氟化硼(BF₂)和砷。

19.根据权利要求18所述的部分制造的半导体晶圆，其中，所述掺杂物还包括铟、氮或碳。

20.根据权利要求11所述的部分制造的半导体晶圆，其中，所述覆盖区域中的所述半导体衬底包括硅并且具有3或者更小的折射率。