CN102569079B - 具有自对准金属硅化工艺的双栅ldmos的制备方法 - Google Patents
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Abstract
本发明公开了一种具有自对准金属硅化工艺的双栅LDMOS的制备方法，包括如下步骤：1)控制栅和屏蔽栅的形成，所述屏蔽栅位于体区和漏区之间的漂移区上，且所述控制栅和所述屏蔽栅有部分叠加放置，所述控制栅和所述屏蔽栅之间通过绝缘层隔离；2)而在体区和源区形成之后，淀积介质层，而后刻蚀所述介质层在所述控制栅和屏蔽栅两边形成侧墙；3)之后进行自对准金属硅化物形成工艺，在所述屏蔽栅，控制栅和源区表面形成金属硅化物。采用本发明的方法所制备的LDMOS器件，其开关速度得到大大的提高。
Description
技术领域
本发明涉及一种LDMOS的制备方法，特别涉及一种具有自对准金属硅化工艺的双栅LDMOS的制备方法。
背景技术
随着半导体制造工艺的不断发展，对电源管理系统的转换效率和尺寸要求日益提高。集成电路尺寸的缩小使得芯片操作电压降低，因此系统的转换效率和尺寸尤其重要。开关电源中开关的寄生电容是阻碍电源系统效率提高和尺寸减小的关键因素之一。
LDMOS(横向双扩散金属氧化物半导体场效应晶体管)结构为电源管理系统的常用开关器件。现有的LDMOS只有一层栅，如图1和图2所示的LDMOS结构。这种LDMOS结构中的栅，起控制开关导通和关断的作用。其栅漏间的电容因米勒效应成为LDMOS器件最关键的寄生电容。此电容的减小对开关功耗的减少和速度的提高起到举足轻重的作用。功耗的减少使得效率提高，而速度的提高使得系统中的电感和电容尺寸减小。
发明内容
本发明要解决的技术问题是提供一种具有自对准金属硅化工艺的双栅LDMOS的制备方法，其能降低所制备LDMOS器件的功耗。
为解决上述技术问题，本发明的具有自对准金属硅化工艺的双栅LDMOS的制备方法，包括如下步骤：
1)控制栅和屏蔽栅的形成，所述屏蔽栅位于体区和漏区之间的漂移区上，且所述控制栅和所述屏蔽栅有部分叠加放置，所述控制栅和所述屏蔽栅之间通过绝缘层隔离；
2)而在体区和源区形成之后，淀积介质层，而后刻蚀所述介质层在所述控制栅和屏蔽栅两边形成侧墙；
3)之后进行自对准金属硅化物形成工艺，在所述屏蔽栅，控制栅和源区表面形成金属硅化物。
本发明的具有自对准金属硅化工艺的双栅LDMOS的制备方法，在具有控制栅和屏蔽栅的基础上增加了自对准金属硅化工艺，使得栅电阻大大降低，从而大大提高器件的开关速度。自对准金属硅化还使得器件漏源间的通态电阻大大降低，从而大大降低器件导通时的功耗。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1为一种双栅LDMOS结构示意图；
图2为另一种双栅LDMOS结构示意图；
图3为本发明的方法流程示意图；
图4为本发明中淀积介质层后的结构示意图；
图5为本发明中侧墙形成后的结构示意图；
图6为本发明中金属硅化物形成后的结构示意图；
图7为采用本发明的制备方法形成的另一LDMOS的结构示意图。
具体实施方式
本发明的具有自对准金属硅化工艺的双栅LDMOS的制备方法，其工艺实施步骤介绍如下(见图3)：
1)在硅衬底上进行热氧化生成二氧化硅，该层二氧化硅为器件的栅氧。之后在二氧化硅上淀积第一层多晶硅，对第一层多晶硅进行光刻和刻蚀形成控制栅。多晶硅的淀积通常可采用化学气相淀积法，而多晶硅的刻蚀通常采用干法刻蚀工艺。
2)接着在整个硅衬底上淀积氧化硅，紧接着淀积第二层多晶硅。这样两层多晶硅之间被二氧化硅隔开，第二层多晶硅与衬底之间也被二氧化硅隔开。氧化硅的淀积可采用热氧生长法来制备。第二层多晶硅的淀积同样可采用化学气相淀积法。
3)对第二层多晶硅进行光刻定义出屏蔽栅的位置，而后刻蚀第二层多晶硅形成屏蔽栅。屏蔽栅有一部分叠加在控制栅之上，另一部分在体区和漏区之间的漂移区之上。多晶硅的刻蚀同样可采用干法刻蚀工艺。以上三个步骤完成了双栅的制备。
4)进行离子束注入、热扩散形成体区；然后利用控制栅和屏蔽栅作阻挡层进行源漏离子束注入，热退火激活注入的离子。体区的掺杂类型与漂移区(衬底)相同。源漏掺杂类型与漂移区相同，但浓度远高于漂移区。体区、源漏区的要求均于原LDMOS器件相同。
5)之后淀积介质层(厚度可为100-10000埃)，而后刻蚀所述介质层在所述控制栅和屏蔽栅两边形成侧墙(见图5)。介质层可为氮化硅层或氧化硅层。图4所示为淀积介质层后的结构示意图，其中介质层位氧化硅层。侧墙的刻蚀不需要刻蚀掩膜版，在淀积介质层之后直接回刻即可。
6)之后进行自对准金属硅化物形成工艺，在屏蔽栅，控制栅和源区表面形成金属硅化物(见图6)。因为钛金属、钴金属或镍金属等只和硅反应生成金属硅化物，而不与氧化硅反应。因此最终金属硅化物只在暴露出的屏蔽栅、控制栅和源区表面形成，为自对准工艺，不需要任何掩膜层。具体的形成工艺与现有工艺相同，具体可为：先淀积钛金属、钴金属或镍金属到衬底表面；接着进行大于700℃的高温处理，使金属与硅反应；湿法去除未反应的金属；之后再次进行高温处理，生成低阻金属硅化物。
其余步骤跟传统工艺相同，包括：淀积层膜；通过光刻、干刻形成接触孔，用金属填孔、用干刻或化学机械研磨去除多余的金属；淀积金属膜，对金属膜进行光刻、干刻形成最终图形。屏蔽栅可以通过金属膜和接触孔内金属与源形成电连接，也可以悬空。
本发明还有另一种实施例，即为在控制栅部分叠加在屏蔽栅的双栅VDMOS结构中增加侧墙工艺和金属硅化物工艺，形成如图7所示的结构。在该实施例中，双栅形成的具体工艺为：
1)在栅氧上淀积第一层多晶硅，对第一层多晶硅进行光刻和刻蚀形成屏蔽栅。屏蔽栅位于体区和漏区之间的漂移区(即为衬底的外延层)之上。
2)接着在整个硅衬底上淀积氧化硅，紧接着淀积第二层多晶硅。这样两层多晶硅之间被二氧化硅隔开，第二层多晶硅与衬底之间也被二氧化硅隔开。氧化硅的淀积可采用热氧生长法来制备。第二层多晶硅的淀积同样可采用化学气相淀积法。
3)对第二层多晶硅进行光刻定义出控制栅的位置，而后刻蚀第二层多晶硅形成控制栅。控制栅有一部分叠加在屏蔽栅之上。控制栅位于原来的体区之上，且控制栅的一边向屏蔽栅延伸且叠加在屏蔽栅之上。
本发明的具有自对准金属硅化工艺的LDMOS的制备方法，在具有控制栅和屏蔽栅的基础上增加了自对准金属硅化工艺，使得栅电阻大大降低，从而大大提高器件的开关速度。
Claims (7)
1.一种具有自对准金属硅化工艺的双栅LDMOS的制备方法，其特征在于，包括如下步骤：
1)控制栅和屏蔽栅的形成，所述屏蔽栅位于体区和漏区之间的漂移区上，且所述控制栅和所述屏蔽栅有部分叠加放置，所述控制栅和所述屏蔽栅之间通过绝缘层隔离；
2)而在体区和源区形成之后，淀积介质层，而后刻蚀所述介质层在所述控制栅和屏蔽栅两边形成侧墙；
3)之后进行自对准金属硅化物形成工艺，在所述屏蔽栅，控制栅和源区表面形成金属硅化物。
2.如权利要求1所述的制备方法，其特征在于：所述步骤2)的介质层为氮化硅层或氧化硅层。
3.如权利要求2所述的制备方法，其特征在于：所述介质层的厚度为100-10000埃。
4.如权利要求1至3中任一项所述的的制备方法，其特征在于：控制栅和屏蔽栅的形成过程为：
1)在LDMOS器件的控制栅制备完成之后，在整个硅片表面淀积氧化硅层，所述氧化硅层覆盖所述控制栅；
2)接着淀积第二层多晶硅；
3)对所述第二层多晶硅进行光刻刻蚀，形成屏蔽栅，所述屏蔽栅的部分叠加在所述控制栅上。
5.如权利要求4所述的的制备方法，其特征在于：先淀积钛金属、钴金属或镍金属到衬底表面；接着进行大于700℃的高温处理，使金属与硅反应；湿法去除未反应的金属；之后再次进行高温处理，生成低阻金属硅化物。
6.如权利要求1至3中任一项所述的制备方法，其特征在于：控制栅和屏蔽栅的形成过程为：
1)在LDMOS器件的栅氧形成之后，淀积第一层多晶硅，光刻刻蚀形成屏蔽栅；
2)在整个硅片表面淀积氧化硅层，所述氧化硅层覆盖所述屏蔽栅；
3)接着淀积第二层多晶硅；
4)对所述第二层多晶硅进行光刻刻蚀，形成控制栅，所述控制栅的部分叠加在所述屏蔽栅之上。
7.如权利要求6所述的的制备方法，其特征在于：先淀积钛金属、钴金属或镍金属到衬底表面；接着进行大于700℃的高温处理，使金属与硅反应；湿法去除未反应的金属；之后再次进行高温处理，生成低阻金属硅化物。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3217434A1 (en) * | 2016-03-11 | 2017-09-13 | MediaTek Inc. | Semiconductor device capable of high-voltage operation |
| US10396166B2 (en) | 2016-03-11 | 2019-08-27 | Mediatek Inc. | Semiconductor device capable of high-voltage operation |
| US10418480B2 (en) | 2016-03-11 | 2019-09-17 | Mediatek Inc. | Semiconductor device capable of high-voltage operation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825531B1 (en) * | 2003-07-11 | 2004-11-30 | Micrel, Incorporated | Lateral DMOS transistor with a self-aligned drain region |
| CN1691295A (zh) * | 2004-04-23 | 2005-11-02 | 中国科学院微电子研究所 | 用于射频横向扩散场效应晶体管的自对准硅化物方法 |
| CN101901786B (zh) * | 2009-05-26 | 2012-04-18 | 上海华虹Nec电子有限公司 | 包含dmos晶体管的集成电路的制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4380863A (en) * | 1979-12-10 | 1983-04-26 | Texas Instruments Incorporated | Method of making double level polysilicon series transistor devices |
| NL8204855A (nl) * | 1982-12-16 | 1984-07-16 | Philips Nv | Veldeffekttransistor met geisoleerde stuurelektrode en werkwijze ter vervaardiging daarvan. |
| US6642115B1 (en) * | 2000-05-15 | 2003-11-04 | International Business Machines Corporation | Double-gate FET with planarized surfaces and self-aligned silicides |
| EP1661186A2 (en) * | 2003-08-27 | 2006-05-31 | Koninklijke Philips Electronics N.V. | Electronic device comprising an ldmos transistor |
| US7329922B2 (en) * | 2004-11-30 | 2008-02-12 | Agere Systems Inc. | Dual-gate metal-oxide semiconductor device |
| US20070105320A1 (en) * | 2005-08-31 | 2007-05-10 | Xiao ("Charles") Yang | Method and Structure of Multi-Surface Transistor Device |
-
2010
- 2010-12-17 CN CN201010595285.XA patent/CN102569079B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825531B1 (en) * | 2003-07-11 | 2004-11-30 | Micrel, Incorporated | Lateral DMOS transistor with a self-aligned drain region |
| CN1691295A (zh) * | 2004-04-23 | 2005-11-02 | 中国科学院微电子研究所 | 用于射频横向扩散场效应晶体管的自对准硅化物方法 |
| CN101901786B (zh) * | 2009-05-26 | 2012-04-18 | 上海华虹Nec电子有限公司 | 包含dmos晶体管的集成电路的制备方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3217434A1 (en) * | 2016-03-11 | 2017-09-13 | MediaTek Inc. | Semiconductor device capable of high-voltage operation |
| TWI656639B (zh) | 2016-03-11 | 2019-04-11 | 聯發科技股份有限公司 | 半導體器件及其形成方法 |
| US10396166B2 (en) | 2016-03-11 | 2019-08-27 | Mediatek Inc. | Semiconductor device capable of high-voltage operation |
| US10418480B2 (en) | 2016-03-11 | 2019-09-17 | Mediatek Inc. | Semiconductor device capable of high-voltage operation |
| US10541328B2 (en) | 2016-03-11 | 2020-01-21 | Mediatek Inc. | Semiconductor device capable of high-voltage operation |
| US10879389B2 (en) | 2016-03-11 | 2020-12-29 | Mediatek Inc | Semiconductor device capable of high-voltage operation |
Also Published As
| Publication number | Publication date |
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| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI Effective date: 20140103 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI |
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| TA01 | Transfer of patent application right |
Effective date of registration: 20140103 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge Applicant before: Shanghai Huahong NEC Electronics Co., Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |