CN102420138A - 晶体管的制作方法 - Google Patents
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Abstract
本发明提供了一种晶体管的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有晶体管的栅极，所述栅极下方的半导体衬底定义为沟道区；对所述栅极进行第一离子注入，在栅极内形成离子掺杂区；形成覆盖所述栅极和半导体衬底的应力层；进行退火，在所述沟道区内形成平行于沟道长度方向的应力；进行刻蚀工艺，去除所述栅极和半导体衬底上的应力层；在所述栅极两侧形成侧墙；以所述侧墙为掩膜，进行源/漏离子注入，形成晶体管的源/漏区。本发明的方法减小了晶体管的源/漏区的剂量损失，减小了晶体管的源/漏区电阻和功耗，提高了器件的性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种互补金属氧化物晶体管(CMOS)的制作方法。
背景技术
应变记忆技术(Stress Memorization Technique，简称SMT)以及应力刻蚀阻挡层技术(Stressd-CESL，contact etch stop layer)是现有的提高晶体管载流子迁移率的两种技术。通过上述两种技术，在晶体管的沟道区形成稳定应力，提高沟道中的载流子迁移率。所述应力平行于沟道长度方向，可以为延伸应力或压缩应力。通常拉伸应力可以使得沟道区域中的原子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管；而压缩应力使得沟道区域内的原子排布更加紧密，有助于提高空穴的迁移率，适用于PMOS晶体管。
请参考图1～图3，为现有技术的晶体管的制作方法剖面结构示意图。
首先，参考图1，提供半导体衬底10，所述半导体衬底10上形成有NMOS晶体管和PMOS晶体管，所述NMOS晶体管和PMOS晶体管之间具有隔离结构11。所述NMOS晶体管包括P阱(未示出)、形成于P阱内的NMOS晶体管源/漏区12、位于源/漏区12之间半导体衬底上的NMOS晶体管栅极13；所述PMOS晶体管包括：N阱(未示出)、形成于N阱内的PMOS晶体管的源/漏区14、位于源/漏区14之间的PMOS晶体管的栅极15。
然后，参考图2，在所述NMOS晶体管以及PMOS晶体管表面形成覆盖源/漏区12、栅极13以及半导体衬底10的应力层16，所述应力层16的材质可以为氮化硅。所述应力层16可以提供拉伸应力或压应力。假设所述应力层16提供拉伸应力，对NMOS晶体管产生有益影响。
然后，参考图3，使用掩膜层进行刻蚀，去除PMOS晶体管表面的应力层16，保留位于NMOS晶体管表面的应力层16。然后，进行退火，使得NMOS晶体管表面的应力层16诱发拉伸应力，所述拉伸应力保留在NMOS晶体管中，提高了NMOS晶体管沟道区载流子(即电子)的迁移率。在退火之后，通常进行刻蚀工艺去除位于NMOS晶体管的栅极13、源/漏区12以及半导体衬底10的应力层16。
在申请号为200710046315.X的中国专利申请中可以发现更多关于现有的MOS晶体管的制作方法。
但是，在实际中发现，利用现有的方法形成的晶体管的源/漏区电阻偏大，使得晶体管的功耗大，影响器件的性能。
发明内容
本发明解决的问题是提供了一种MOS晶体管的制作方法，所述方法降低了晶体管的源/漏区电阻，减小了晶体管的功耗，改善了晶体管的性能。
为解决上述问题，本发明提供一种晶体管的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有晶体管的栅极，所述栅极下方的半导体衬底形成沟道区；
对所述栅极进行第一离子注入，在栅极内形成离子掺杂区；
形成覆盖所述栅极和半导体衬底的应力层；
进行退火，在所述沟道区内形成平行于沟道长度方向的应力；
进行刻蚀工艺，去除所述栅极和半导体衬底上的应力层；
在所述栅极两侧形成侧墙；
以所述侧墙为掩膜，进行离子注入，形成晶体管的源/漏区。
可选地，在栅极两侧形成侧墙前，还包括以栅极为掩膜，进行离子注入，形成晶体管的轻掺杂源/漏区。
可选地，所述第一离子注入的离子为锑离子，剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。
可选地，所述第一离子注入的离子为锗离子，剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。
可选地，所述第一离子注入的离子为碳离子，剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。
可选地，所述第一离子注入的离子为硅离子，剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。
可选地，所述退火为快速热退火，退火时间为1～300秒，退火温度为800～1100摄氏度。
可选地，所述应力层的材质为氮化硅。
可选地，所述应力层的厚度为10～100纳米。
可选地，所述晶体管为NMOS晶体管，所述应力为拉伸应力。
可选地，所述晶体管为PMOS晶体管，所述应力为压缩应力。
与现有技术相比，本发明具有以下优点：
本发明对栅极进行离子注入，破坏栅极的晶格结构，在栅极内形成朝向半导体衬底的压力，在退火时所述压力与后续形成的应力层在沟道内产生应力，然后利用刻蚀工艺去除所述应力层，最终在晶体管内形成应力。刻蚀工艺去除所述应力层是在离子注入形成源/漏区的步骤之前进行的，因此避免了刻蚀应力层造成的源/漏区的剂量损失，降低了源/漏区的电阻，从而减小了晶体管的功耗，提高了晶体管的性能；
由于本发明的应力是栅极内形成的朝向半导体衬底的压力与应力层共同在沟道内形成压力，与现有技术仅利用应力层形成压力相比，增大了在沟道内的压力，进一步改善了载流子的迁移速率。
附图说明
图1～图3是现有技术的晶体管制作方法剖面结构示意图。
图4是本发明的晶体管制作方法流程示意图。
图5至图13是本发明的晶体管制作方法剖面结构示意图。
图14是晶体管的沟道长度与晶体管的应力曲线示意图。
具体实施方式
现有制作方法形成的MOS晶体管的源/漏区电阻偏大，使得MOS晶体管功耗大，影响MOS晶体管的性能。经过研究，发明人发现造成源/漏区的电阻偏大的原因是刻蚀应力层的步骤。具体地，由于现有技术通常在离子注入形成源/漏区的步骤之后，形成覆盖源/漏区、栅极和半导体衬底的应力层，并对所述应力层进行退火，以将应力层的应力引入在晶体管的沟道区，在沟道区内形成应力，最后利用刻蚀工艺去除所述应力层。在利用刻蚀工艺去除位于PMOS晶体管表面的应力层或去除位于NMOS晶体管表面的应力层时，会造成PMOS晶体管或NMOS晶体管的源/漏区的掺杂剂量损失(dose loss)。所述剂量损失影响了器件的性能。
对应地，发明人提出一种晶体管的制作方法，请参考图4，为本发明的晶体管制作方法剖面结构流程示意图，所述方法包括：
步骤S1，提供半导体衬底，所述半导体衬底上形成有晶体管的栅极，所述栅极下方的半导体衬底形成沟道区；
步骤S2，对所述栅极进行第一离子注入，在栅极内形成离子掺杂区；
步骤S3，形成覆盖所述栅极和半导体衬底的应力层；
步骤S4，进行退火，在所述沟道区内形成平行于沟道长度方向的应力；
步骤S5，进行刻蚀工艺，去除所述栅极和半导体衬底上的应力层；
步骤S6，在所述栅极两侧形成侧墙；
步骤S7，以所述侧墙为掩膜，进行离子注入，形成晶体管的源/漏区。
下面将结合具体实施例对本发明的技术方案进行详细的描述。
请参考图5～图13，为本发明的晶体管制作方法剖面结构示意图。
首先，请参考图5，提供半导体衬底20，所述半导体衬底20上形成有PMOS晶体管的栅极23和NMOS晶体管的栅极25。所述PMOS晶体管的栅极23和NMOS晶体管的栅极25之间具有隔离结构21。所述PMOS晶体管的栅极23下方的半导体衬底20形成PMOS晶体管的沟道区，所述NMOS晶体管的栅极25下方的半导体衬底20形成NMOS晶体管的沟道区。
作为一个实施例，所述半导体衬底20的材料可以是包括半导体材料，例如单晶、多晶或非晶结构的硅或锗硅(SiGe)，也可以是绝缘体上硅(SOI)。
所述隔离结构21可以为浅沟槽隔离结构(STI)。所述隔离结构将NMOS晶体管和PMOS晶体管隔离。
作为一个实施例，所述NMOS晶体管的栅极25和PMOS晶体管的栅极23的材质为多晶硅。所述NMOS晶体管的栅极25和PMOS晶体管的栅极23的厚度范围为500～8000埃。
需要说明的是，在半导体衬底20上形成NMOS晶体管的栅极25和PMOS晶体管的栅极23之前，需要分别在隔离结构21两侧的NMOS晶体管和PMOS晶体管的半导体衬底内进行阈值电压注入(Vt implant)以及阱注入(Wellimplant)，以分别形成NMOS晶体管和PMOS晶体管的沟道区。其中所述阈值电压注入用于调整晶体管的阈值电压，所述阱注入用于形成晶体管的阱。所述阈值电压注入和阱注入与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
然后，参考图6，对所述NMOS晶体管的栅极25和PMOS晶体管的栅极23进行第一离子注入，在所述NMOS晶体管的栅极25和PMOS晶体管的栅极23内形成离子掺杂区。在离子注入前，需要进行光刻工艺，在半导体衬底20上形成光刻胶层32，所述光刻胶层32露出所述NMOS晶体管的栅极25和PMOS晶体管的栅极23，以所述光刻胶层32为掩膜，对所述NMOS晶体管的栅极25和PMOS晶体管的栅极23进行第一离子注入。
经过所述第一离子注入，所述NMOS晶体管的栅极25和PMOS晶体管的栅极23晶格结构破坏，在所述NMOS晶体管的栅极25和PMOS晶体管的栅极23与半导体衬底20之间产生朝向半导体衬底20的压力，所述压力与后续形成的应力层共同作用，形成在NMOS晶体管和PMOS晶体管内分别形成应力。
在其他的实施例中，可以分别进行NMOS晶体管的栅极25和PMOS晶体管的栅极的第一离子注入。
作为一个实施例，所述第一离子注入的离子为锗离子、锑离子、碳离子或硅离子，所述第一离子注入的剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。当栅极中注入的离子为锑离子时，由于锑离子为N型导电类型，为了防止栅极内掺入N型导电类型对晶体管的阈值电压有影响，需要相应对阈值电压注入的剂量和能量进行调整，本领域技术人员可以通过调整，获得与锑离子注入工艺对应的阈值电压注入工艺参数，在此不做详细的说明。
需要说明的是，由于所述第一离子注入的目的是破坏NMOS晶体管和PMOS晶体管栅极的晶格结构，从而在所述栅极内形成朝向所述半导体衬底的压力。因此，所述第一离子注入的离子类型可以为其他离子，例如氩离子、氦离子、或者其他具有N型导电类型离子或P型导电类型的离子。当第一离子注入离子为具有N型导电类型或P型导电类型的离子时，本领域技术人员可以通过对晶体管的阈值电压注入的能量和剂量进行调整，以获得与第一离子注入对应的阈值电压注入工艺参数，避免第一离子注入的N型导电类型离子或P型导电类型离子对晶体管的阈值电压有影响。
然后，参考图7，形成覆盖所述NMOS晶体管的栅极25、PMOS晶体管的栅极23、半导体衬底21的应力层26。作为一个实施例，所述应力层26的类型与晶体管的类型有关系。若要形成NMOS晶体管的应力层，则应采用拉伸应力层，所述拉伸应力层的材质可以为氮化硅；若要形成PMOS晶体管的应力层，则应采用压缩应力层，所述压缩应力层的材质可以为氮化硅。
本实施例中，以要形成应力层的晶体管为PMOS晶体管，所述应力层26为压缩应力层，其厚度范围为10～100纳米。所述应力层26的材质为氮化硅，其形成方法可以为化学气相沉积(CVD)方法、低压化学气相沉积方法(LPCVD)或原子层方法(ALD)。
需要说明的是，氮化硅在不同的形成条件下可以形成拉伸应力层和压缩应力层，本领域技术人员可以根据需要对氮化硅的沉积参数进行调整，以形成拉伸应力层或压缩应力层，并且经过后续的退火步骤，将拉伸应力层或压缩应力层的应力引入半导体衬底的沟道区内。具体的退火步骤的参数将在后续进行说明。
然后，参考图8，进行刻蚀工艺，去除位于NMOS晶体管的栅极25以及NMOS晶体管所在的半导体衬底20上方的应力层26，保留位于PMOS晶体管的栅极23以及所述PMOS晶体管所在半导体衬底20上方的应力层26，以利用所述应力层26在PMOS晶体管的沟道内形成压缩应力。所述刻蚀可以为干法刻蚀或湿法刻蚀。由于所述刻蚀工艺在PMOS晶体管的源/漏区离子注入步骤之前，半导体衬底内还未形成PMOS晶体管的源/漏区，因此，所述刻蚀不会造成PMOS晶体管的源/漏区的剂量损失。
然后，进行退火，在PMOS晶体管的沟道内形成压缩应力。所述PMOS晶体管的栅极23内由于第一离子注入在栅极23和半导体衬底20之间形成朝向半导体衬底20的压力，所述压力与应力层26的应力经过所述退火步骤，被引入PMOS晶体管的沟道区，形成PMOS晶体管压缩应力。与现有技术仅依靠压缩应力层在晶体管的沟道区内形成压缩应力相比，增大了PMOS晶体管的压缩应力，改善了PMOS晶体管的空穴移动性，提高了PMOS晶体管的性能。
所述退火步骤还可以将修复所述栅极23在第一离子注入时的损伤，减小器件的漏电流；并使得栅极23内的掺杂离子排布均匀，使得所述栅极23与半导体衬底20之间的压力分布均匀。
所述退火可以为炉管退火(furnace anneal)或快速热退火(RTA)。本实施例中，所述退火为快速热退火，所述退火的工艺时间为1～300秒，退火温度为800～1100摄氏度。
然后，参考图9，进行刻蚀工艺，去除位于PMOS晶体管栅极23和PMOS晶体管23所在的半导体衬底20上的应力层26。所述刻蚀可以为干法刻蚀或湿法刻蚀。所述刻蚀的参数与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
通常，在去除应力层26后，所述PMOS晶体管的沟道区内形成压缩应力。作为一个实施例，可以在PMOS晶体管的栅极23两侧形成侧墙、在PMOS晶体管的栅极23两侧的半导体衬底内进行轻掺杂离子注入和源/漏区离子注入，形成PMOS晶体管的轻掺杂源/漏区和源/漏区。
经过上述步骤，在PMOS晶体管内形成了压缩应力，作为另一个实施例实施例，还需要在NMOS晶体管内形成拉伸应力。具体地，请参考图10，形成在半导体衬底20上形成覆盖所述NMOS晶体管的栅极25、PMOS晶体管的栅极23的应力层27，所述应力层27的类型与晶体管的类型有关系。本实施例中因此所述应力层27为拉伸应力层，其厚度范围为10～100纳米。所述应力层27的材质为氮化硅，其形成方法可以为化学气相沉积(CVD)方法、低压化学气相沉积方法(LPCVD)或原子层(ALD)方法。
然后，参考图11，进行刻蚀工艺，去除位于PMOS晶体管的栅极23以及PMOS晶体管所在的半导体衬底20上方的应力层27，保留位于NMOS晶体管的栅极25以及所述NMOS晶体管所在半导体衬底20上方的应力层27，以利用所述应力层27在NMOS晶体管的沟道内形成拉伸应力。所述刻蚀可以为干法刻蚀或湿法刻蚀。由于刻蚀步骤发生在NMOS晶体管的源/漏区离子注入步骤之前，半导体衬底内还未形成NMOS晶体管的源/漏区，因此，所述刻蚀工艺不会造成NMOS晶体管的源/漏区的剂量损失。
接着，进行退火，在NMOS晶体管的沟道长内形成拉伸应力。所述NMOS晶体管的栅极25内由于第一离子注入在栅极25和半导体衬底20之间形成朝向半导体衬底20的压力，所述压力与应力层27的应力经过退火步骤，被引入所述NMOS晶体管的沟道内，在NMOS晶体管的沟道内形成拉伸应力，与现有技术仅依靠拉伸应力层形成拉伸应力相比，增大了NMOS晶体管的拉伸应力，改善了NMOS晶体管的电子移动性，提高了NMOS晶体管的性能。
所述退火还可以将修复所述栅极25在第一离子注入时的损伤，减小器件的漏电流；并使得栅极25内的掺杂离子排布均匀，使得所述栅极25与半导体衬底20之间的压力分布均匀。
所述退火可以为炉管退火(furnace anneal)或快速热退火(RTA)。本实施例中，所述退火为快速热退火，所述退火的工艺时间为1～300秒，退火温度为800～1100摄氏度。
然后，参考图12，进行刻蚀工艺，去除位于NMOS晶体管栅极25和NMOS晶体管所在的半导体衬底20上的应力层27。所述刻蚀可以为干法刻蚀或湿法刻蚀。经过上述步骤，形成了NMOS晶体管的拉伸应力和PMOS晶体管的压缩应力。作为本发明的优选实施例，分别以NMOS晶体管的栅极25和PMOS晶体光的栅极23为掩膜，进行轻掺杂离子注入(LDD)，分别形成NMOS晶体管和PMOS晶体管的轻掺杂源/漏区(未示出)。由于轻掺杂源/漏区离子注入在前述的刻蚀步骤以后，因此轻掺杂源/漏区的掺杂剂量不会受到刻蚀步骤的影响。
接着，参考图13，在NMOS晶体管的栅极25两侧的半导体衬底上形成侧墙29，在所述PMOS晶体管的栅极23两侧的半导体衬底上形成侧墙28。所述侧墙28和侧墙29的结构为氧化层-氮化层-氧化层(ONO)结构，其形成方法与现有技术相同，作为本领域技术人员的公知技术，这里不做详细的说明。
最后，以所述NMOS晶体管的侧墙29为掩膜，进行源/漏离子注入，形成NMOS晶体管的源/漏区30；以所述PMOS晶体管的侧墙28为掩膜，进行源/漏离子注入，形成PMOS晶体管的源/漏区31。源/漏区离子注入的方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细说明。在源/漏离子注入后，通常需要进行退火，已激活所述离子。
由于NMOS晶体管沟道内的应力为平行于沟道长度的拉伸应力，所述拉伸应力使得NMOS晶体管的沟道长度变长；所述PMOS晶体管沟道内的应力为平行于沟道长度的压缩应力，所述压缩应力使得PMOS晶体管的沟道长度变小。所述NMOS晶体管和PMOS晶体管的应力形成方法有所不同，因此本发明将分别对NMOS晶体管和PMOS晶体管的沟道区内形成应力进行说明。作为本发明一个实施例，可以首先形成PMOS晶体管的压缩应力，然后形成NMOS晶体管的拉伸应力。作为其他的实施例，还可以首先形成NMOS晶体管的拉伸应力，然后形成PMOS晶体管的压缩应力。需要说明的是，本发明以CMOS工艺为例，分别对NMOS晶体管和PMOS晶体管的制作过程进行了说明，在实际中，本发明的形成应力的方法可以分别应用于NMOS晶体管和PMOS晶体管。若针对于CMOS器件，可以首先对NMOS晶体管和PMOS晶体管的栅极进行离子注入，在NMOS晶体管和PMOS晶体管的栅极内形成掺杂离子区，在栅极内形成压力，然后，分别在NMOS晶体管上方形成拉伸应力层和在PMOS晶体管上方形成压缩应力层；接着，进行退火步骤，将栅极内的压力和应力层的应力分别引入NMOS晶体管和PMOS晶体管的沟道区。
最后，利用美国斯诺普斯(synopsys)公司的TCAD模拟软件，对本发明的晶体管沟道长度与晶体管的应力关系进行了模拟。请参考图14，为晶体管的沟道长度与晶体管的应力曲线示意图。以NMOS晶体管为例，曲线1为现有技术的晶体管制作方法获得的晶体管的沟道长度与应力曲线示意图；曲线2为本发明的晶体管制作获得的晶体管的沟道长度示意图。横轴为表示晶体管的沟道长度，纵轴表示晶体管的应力。由于所述晶体管为NMOS晶体管，所述应力为拉伸应力，在图中越靠近纵坐标零点的位置的拉伸应力越大。从图中可以看出，在沟道长度相同的情况下，本发明的制作方法获得的晶体管的拉伸应力远大于现有技术的制作方法获得的晶体管的拉伸应力。
发明人针对现有技术的MOS晶体管与本发明的晶体管进行了晶片可接受度测试(wafer acceptance test，WAT)。以PMOS晶体管为例，采用现有技术的制作方法获得的晶体管的饱和漏区电流(Idsat)为460微安/微米，而采用本发明的制作方法获得的晶体管的饱和漏区电流为493微安/微米。这说明利用本发明的制作方法，大大提高了晶体管的电流驱动能力，改善了晶体管的性能。
综上，本发明提供了一种晶体管制作方法，所述方法首先形成晶体管的应力，所述应力可以为压缩应力或拉伸应力，然后进行离子注入，形成晶体管的源/漏区，所述方法避免了形成应力过程中刻蚀应力层的步骤对源/漏区造成的剂量损伤，减小了源/漏区的电阻，减小了源/漏区的功耗，改善了晶体管的性能。并且，由于本发明在晶体管内形成的应力为栅极与半导体衬底之间形成的朝向半导体衬底的压力与应力层的应力共同形成，提高了晶体管的应力，进一步改善了晶体管的性能。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (11)
1.一种晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有晶体管的栅极，所述栅极下方的半导体衬底形成沟道区；
对所述栅极进行第一离子注入，在栅极内形成离子掺杂区；
形成覆盖所述栅极和半导体衬底的应力层；
进行退火，在所述沟道区内形成平行于沟道长度方向的应力；
进行刻蚀工艺，去除所述栅极和半导体衬底上的应力层；
在所述栅极两侧形成侧墙；
以所述侧墙为掩膜，进行离子注入，形成晶体管的源/漏区。
2.如权利要求1所述的晶体管制作方法，其特征在于，在栅极两侧形成侧墙前，还包括以栅极为掩膜，进行离子注入，形成晶体管的轻掺杂源/漏区。
3.如权利要求1所述的晶体管的制作方法，其特征在于，所述第一离子注入的离子为锑离子，剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。
4.如权利要求1所述的晶体管的制作方法，其特征在于，所述第一离子注入的离子为锗离子，剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。
5.如权利要求1所述的晶体管的制作方法，其特征在于，所述第一离子注入的离子为碳离子，剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。
6.如权利要求1所述的晶体管的制作方法，其特征在于，所述第一离子注入的离子为硅离子，剂量范围为1E14～1E16cm-2，能量范围为10～500KeV。
7.如权利要求1所述的晶体管的制作方法，其特征在于，所述退火为快速热退火，退火时间为1～300秒，退火温度为800～1100摄氏度。
8.如权利要求1所述的晶体管的制作方法，其特征在于，所述应力层的材质为氮化硅。
9.如权利要求1所述的晶体管的制作方法，其特征在于，所述应力层的厚度为10～100纳米。
10.如权利要求1所述的晶体管的制作方法，其特征在于，所述晶体管为NMOS晶体管，所述应力为拉伸应力。
11.如权利要求1所述的晶体管的制作方法，其特征在于，所述晶体管为PMOS晶体管，所述应力为压缩应力。
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