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CN102403356A - 半导体装置 - Google Patents

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CN102403356A CN2011101115437A CN201110111543A CN102403356A CN 102403356 A CN102403356 A CN 102403356A CN 2011101115437 A CN2011101115437 A CN 2011101115437A CN 201110111543 A CN201110111543 A CN 201110111543A CN 102403356 A CN102403356 A CN 102403356A
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Abstract

本发明半导体装置具备：第一导电型的漏极层；第一导电型的漂移层，设置于上述漏极层之上；第二导电型的基极区，设置于上述漂移层之上；第一导电型的源极区，选择性地设置于上述基极区表面。实施方式的半导体装置具备：第一栅电极，隔着第一绝缘膜设置于多个第一沟槽内，该第一沟槽从上述源极区的表面贯通上述基极区而与上述漂移层接触；场板电极，隔着第二绝缘膜在上述第一沟槽内设置于上述第一栅电极之下；第二栅电极，隔着第三绝缘膜设置于第二沟槽内，该第二沟槽在上述第一沟槽彼此之间从上述源极区的表面贯通上述基极区而与上述漂移层接触。实施方式的半导体装置具备：漏电极，与上述漏极层连接；源电极，与上述源极区和上述基极区连接。

Description

半导体装置
相关申请的交叉引用
本申请基于申请日为2010年9月9日的日本专利申请2010-202068号并享有其优先权，在本文中通过参考包含该在先申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
在上下电极结构的功率MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：金属氧化物半导体场效应型晶体管)中，为了维持开关截止时的元件耐压，将漂移层的杂质浓度和膜厚调整到规定范围。漂移层的杂质浓度和膜厚被构成漂移层的半导体材料的物性界限所限制。因此，在元件耐压和导通电阻之间产生折衷(trade off)的关系。
有一种MOSFET，在沟槽形的栅电极之下设置与源电极或栅电极电连接的场板电极。通过在栅电极之下设置场板电极，能够抵消漂移层的杂质产生的空间电荷，使漂移层中产生的电场接近于恒定。这样，能够不降低元件耐压地提高漂移层的杂质浓度。结果，在具备场板电极的MOSFET中能够降低导通电阻。
另一方面，在具备场板电极的MOSFET中进一步实现单元间距的微小化，提高漂移层的杂质浓度，由此，沟道密度增加，漂移层的电阻有降低的可能性。根据该方案，导通电阻有进一步降低的可能性。
但是，即使使单元间距微小化，若漂移层的杂质浓度变为规定值以上，则载流子的杂质散乱的影响也会变大。因此，上述方案对导通电阻的降低化而言是有限度的。
发明内容
本发明的实施方式提供一种导通电阻低的半导体装置。
实施方式的半导体装置，具备：第一导电型的漏极层；第一导电型的漂移层，设置于上述漏极层之上；第二导电型的基极区，设置于上述漂移层之上；第一导电型的源极区，选择性地设置于上述基极区的表面。实施方式的半导体装置具备：第一栅电极，隔着第一绝缘膜设置于多个第一沟槽内，该第一沟槽从上述源极区的表面贯通上述基极区而与上述漂移层接触；场板电极，隔着第二绝缘膜在上述第一沟槽内设置于上述第一栅电极之下；第二栅电极，隔着第三绝缘膜设置于第二沟槽内，该第二沟槽在上述第一沟槽彼此之间从上述源极区的表面贯通上述基极区而与上述漂移层接触。实施方式的半导体装置具备：漏电极，与上述漏极层连接；源电极，与上述源极区和上述基极区连接。
根据本发明的实施方式，能够提供一种导通电阻低的半导体装置。
附图说明
图1是第一实施方式涉及的半导体装置的主要部分示意图，(a)是(b)的X-Y位置上的主要部分剖面示意图，(b)是主要部分俯视示意图。
图2是比较例涉及的半导体装置的主要部分剖面示意图。
图3是说明单元间距与杂质浓度的关系的图表。
图4是说明漂移层的杂质浓度与迁移率的关系、以及漂移层的杂质浓度与漂移层的电阻的关系的图表。
图5是说明单元间距与单元间距/漂移层宽度的关系的图表。
图6是说明单元间距与漂移层的电阻的关系的图表。
图7是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成漂移层的工序图，(b)是形成沟槽的工序图。
图8是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成场板绝缘膜的工序图，(b)是形成场板电极的工序图。
图9是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成掩膜的工序图，(b)是形成沟槽的工序图。
图10是说明半导体装置的制造过程的主要部分剖面示意图，(a)是回蚀的工序图，(b)是形成栅极绝缘膜的工序图。
图11是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成栅电极的工序图，(b)是回蚀的工序图。
图12是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成基极区和源极区的工序图，(b)是形成层间绝缘膜、源电极和漏电极的工序图。
图13是第二实施方式涉及的半导体装置的主要部分示意图，(a)是(b)的X-Y位置上的主要部分剖面示意图，(b)是主要部分俯视示意图。
图14是第三实施方式涉及的半导体装置的主要部分示意图，(a)是主要部分立体示意图，(b)是主要部分俯视示意图。
图15是第四实施方式涉及的半导体装置的主要部分示意图，(a)是主要部分立体示意图，(b)是主要部分俯视示意图。
图16是第五实施方式涉及的半导体装置的主要部分示意图，(a)是(b)的X-Y位置上的主要部分剖面示意图，(b)是从上方看(a)的A-B切断面时的主要部分俯视示意图。
图17是第六实施方式涉及的半导体装置的主要部分示意图，(a)是主要部分立体示意图，(b)是主要部分俯视示意图。
图18是第七实施方式的半导体装置涉及的主要部分俯视示意图，(a)是第一实施例的俯视图，(b)是第二实施例的俯视图，(c)是第三实施例的俯视图，(d)是第四实施例的俯视图。
具体实施方式
(第一实施方式)
以下，参照附图说明本实施方式。
图1是第一实施方式涉及的半导体装置的主要部分示意图，(a)是(b)的X-Y位置上的主要部分剖面示意图，(b)是主要部分俯视示意图。
半导体装置1是上下电极结构的功率MOSFET，如图1(a)所示，具备n型(第一导电型)的漏极层10、设置在漏极层10之上的n型漂移层11、设置在漂移层11之上的p型(第二导电型)的基极区12。在基极区12的表面上选择性地设置有n型源极区13。
在半导体装置1中设置有多个第一沟槽20，该第一沟槽20从源极区13的表面贯通基极区12而与漂移层11接触。沟槽20内在下侧，隔着场板绝缘膜21设置有场板电极22。在场板电极22之上设置有栅电极26。栅电极26隔着栅极绝缘膜25设置在沟槽20内。场板绝缘膜21的膜厚比栅极绝缘膜25的膜厚厚。
在各个沟槽20彼此之间设置有第二沟槽30，该从源极区13的表面贯通基极区12而与漂移层11接触。在沟槽30内，隔着栅极绝缘膜31设置有栅电极32。沟槽30的下端位于比沟槽20的下端浅的位置上。沟槽20和沟槽30在与基极区12的表面大致平行的方向上交替地配置。
漏极层10与漏电极80连接。源极区13和基极区12连接有源电极81。
从垂直于漂移层11主面的方向看，如图1(b)所示，沟槽20和沟槽30大致平行地延伸。设定沟槽20和沟槽30延伸的方向为第一方向。结果，栅电极26、栅电极26下侧的场板电极22以及与栅电极26邻接的栅电极32分别大致平行地条纹状延伸。
各个栅电极26在半导体装置1的端部经由栅极触点90与公共的栅极配线92连接。各个栅电极32在栅电极32的端部经由栅极触点91与栅极配线92连接。各个场板电极22在场板电极22的端部经由栅极触点93与公共的场板配线94连接。
将沟槽20的间距设定为大于等于0.6μm(微米)。在沟槽20的间距是0.6μm时，将漂移层11的杂质浓度设计为小于等于1×1017(atoms/cm3)。沟槽20的间距的最小值是0.6μm。漂移层11的杂质浓度的最大值是1×1017(atoms/cm3)。在半导体装置1中，该间距的沟槽20之间的漂移层11内进一步设置有沟槽30。
漏极层10、漂移层11、基极区12和源极区13的主要成分是硅(Si)。栅电极26、栅电极32和场板电极22的材质是多晶硅(poly-Si)。栅极绝缘膜25、栅极绝缘膜31和场板绝缘膜21的材质是氧化硅(SiO2)。漏电极80、源电极81、栅极触点90、栅极触点91、栅极配线92、栅极触点93和场板配线94的材质是例如铝(A1)、铜(Cu)、钨(W)、多晶硅等。
对半导体装置1的作用效果进行说明。
在说明半导体装置1的作用效果之前，对比较例涉及的半导体装置100的作用效果进行说明。
图2是比较例涉及的半导体装置的主要部分剖面示意图。
在比较例涉及的半导体装置100中，没有设置半导体装置1中所设置的沟槽30。在半导体装置100中设置有沟槽20，在沟槽20内隔着场板绝缘膜21设置有场板电极22。另外，在场板电极22之上设置有栅电极26。
在半导体装置100的开关导通时，若对栅电极26施加大于等于阈值电压的电压，则在隔着栅极绝缘膜25与栅电极26对置的基极区12形成沟道。然后，通过源极区13、沟道、漂移层11和漏极层10，在源电极81和漏电极80之间流动电流。
在半导体装置100的开关截止时，设置场板电极22的结果是，即使由漂移层11中含有的杂质产生空间电荷(正电荷)，空间电荷也会与在场板电极22的表面上感应出的负电荷互相抵消。因此，漂移层11在宽范围内耗尽化。这样，在半导体装置100中，耗尽层容易从沟槽20与漂移层11的界面开始向漂移层11侧延展。延展而成的耗尽层相互连在一起而使整个漂移层11都耗尽化。结果，半导体装置100维持高耐压。由于在半导体装置100中耗尽层容易延展，因此与不设置场板电极22的情况相比，能够提高漂移层11的杂质浓度。结果，半导体装置100中能够将导通电阻降低至规定的电阻值。
但是，若漂移层11的杂质浓度(例如磷(P)的掺杂浓度)变得过剩，则存在因载流子的杂质散乱而使漂移层11中的迁移率反而下降的情况。因此，将漂移层11的杂质浓度调整为漂移层11的迁移率不下降的范围。所谓漂移层11的迁移率不下降的范围例如在漂移层11的主要成分是硅的情况下，大概小于等于1×1017(atoms/cm3)。
在漂移层11的杂质浓度不使漂移层11的迁移率下降的范围内决定半导体装置100的沟槽20的最小间距。例如，沟槽20的最小间距按照下述条件来决定，所述条件是指，在漂移层11的杂质浓度是1×1017(atoms/cm3)程度时，能够衰减该浓度下的漂移层11的空间电荷而完全耗尽化，并且不会因间距的窄小化而使漂移层11的导通电阻上升。换言之，在缩小单元间距(或者沟槽20的间距)、单纯地提高杂质浓度的方案中，对半导体装置100的导通电阻的降低化而言是有限度的。
例如，定义为μn：迁移率，Nd：杂质浓度(掺杂浓度)，L：场板电极22间的漂移层11的膜厚(层厚)，q：电子电荷，WSi：场板电极22间的漂移层11的宽度，tox：场板绝缘膜21的厚度，Wfp：场板电极22的宽度。在此，各部件的“宽度”、“厚度”是指沟槽20周期性排列的方向上的各部件的长度。(WSi+2tox+Wfp)相当于单元间距(或者沟槽20的间距)。
已知场板电极22附近的漂移层11的电阻Rdr与下面的(1)式成正比(例如，参照Ying Wang、Hai-Fan Hu、Wen-Li Jiao、and Chao Cheng、IEEEElectron Device Letters，vol 31、No 4、(2010)、pp.338-340.)。
(L/(q·μn·Nd))·((WSi+2tox+Wfp)/Wsi)…(1)式
(1)式是(L/(q·μn·Nd))与((WSi+2tox+Wfp)/Wsi)相乘的式子。电阻Rdr依存于(1)式中的(L/(q·μn·Nd))所包含的迁移率和杂质浓度，还依存于((WSi+2tox+Wfp)/Wsi)所包含的单元间距和场板电极22间的漂移层11的宽度。
例如，如果μn和Nd的至少某一个变小，则电阻Rdr升高。此外，如果单元间距即(WSi+2tox+Wfp)升高，则沟道密度就降低，电阻Rdr升高。此外，如果场板电极22间的漂移层11的宽度WSi变窄，则流过漂移层11的电流的路径变窄，电阻Rdr升高。
图3是说明单元间距与杂质浓度的关系的图表。半导体材料是硅(Si)。横轴示出了单元间距((WSi+2tox+Wfp)(μm))，纵轴示出了杂质浓度(atoms/cm3)。图3中示出了沟槽20的宽度(2tox+Wfp)是0.4μm的情况和沟槽20的宽度(2tox+Wfp)是0.3μm的情况的例子。设定耐压在曲线的任何地方都相同。
如图3所示，在半导体装置100中，通过减小单元间距，能够提高漂移层11的杂质浓度Nd。例如，若单元间距从0.6μm～0.7μm的范围变小，则能够使漂移层11的杂质浓度Nd大于等于1×1017(atoms/cm3)。这样，能够在将单元间距微小化的同时进一步降低电阻Rdr。
但是，若漂移层11的杂质浓度过剩，则存在载流子因杂质而散乱、漂移层11的迁移率反而下降的情况。下面示出其例子。
图4是说明漂移层11的杂质浓度与迁移率的关系、以及漂移层11的杂质浓度与漂移层11的电阻的关系的图表。半导体材料是硅(Si)。横轴示出了漂移层11的杂质浓度1×1017(atoms/cm3)。左纵轴示出了迁移率(cm2/Vs)，右纵轴示出了与电阻Rdr成正比的(1/(μ0·Nd))。
如图4所示可知，若漂移层11的杂质浓度从1×1017(atoms/cm3)附近开始升高，则迁移率下降。与此相对应，若漂移层11的杂质浓度从1×1017(atoms/cm3)附近开始升高，则与电阻Rdr成正比的(1/(q·μn·Nd))下降至饱和。
图5是说明单元间距与单元间距/漂移层宽度的关系的图表。
横轴示出了单元间距即(WSi+2tox+Wfp)(μm)。纵轴示出了单元间距/漂移层宽度即((WSi+2tox+Wfp)/WSi)。图5中示出了沟槽20的宽度(2tox+Wfp)是0.4μm的情况和沟槽20的宽度(2tox+Wfp)是0.3μm的情况的曲线。
如图5所示可知，若单元间距从0.6μm～0.7μm的范围变小，则单元间距/漂移层宽度((WSi+2tox+Wfp)/WSi)上升。即可知，若单元间距从0.6μm～0.7μm的范围变小，则((WSi+2tox+Wfp)/WSi)上升，(1)式的电阻Rdr上升。下面示出其具体例。
图6是说明单元间距与漂移层11的电阻的关系的图表。
横轴示出了单元间距(WSi+2tox+Wfp)(μm)，纵轴示出了与(1)式的电阻Rdr成正比的((WSi+2tox+Wfp)/WSi)·(1/(μn·Nd))。
如图6所示可知，若单元间距从0.6μm～0.7μm的范围变小，则与电阻Rdr成正比的((WSi+2tox+Wfp)/WSi)·(1/(μn·Nd))上升。
这样可知，漂移层11的杂质浓度在1×1017(atoms/cm3)附近成为上限。此外，半导体装置100的单元间距在0.6μm处有下限值，若单元间距从0.6μm的范围变小，则电阻Rdr上升。
与此相对，在图1所示的半导体装置1中，将漂移层11的杂质浓度设定为1×1017(atoms/cm3)程度作为最大值，同时在各个沟槽20之间进一步设置有沟槽30。栅电极26和栅电极32为同电位。从而，在半导体装置1的开关导通时，若对栅电极26施加大于等于阈值电压的电压，则在隔着栅极绝缘膜25与栅电极26对置的基极区12中形成沟道。并且，若对栅电极32施加大于等于阈值电压的电压，则在隔着栅极绝缘膜31与栅电极32对置的基极区12中形成沟道。即，在半导体装置1中，沟道密度比半导体装置100增加。这样，半导体装置1的导通电阻与半导体装置100的导通电阻相比下降。
此外，在半导体装置1的开关截止时，设置场板电极22的结果是，即使由漂移层11的杂质产生空间电荷(正电荷)，空间电荷也会与在场板电极22的表面上感应出的负电荷互相抵消，因此漂移层11在宽范围内耗尽化。这样，在半导体装置1中，耗尽层容易从沟槽20与漂移层11的界面开始向漂移层11侧延展。延展而成的耗尽层相互连在一起而使整个漂移层11都耗尽化。结果，半导体装置1维持高耐压。
对制造半导体装置1的方法进行说明。
图7是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成漂移层的工序图，(b)是形成沟槽的工序图。
首先，如图7(a)所示，准备半导体基板即漏极层10，在漏极层10之上，利用外延生长法形成漂移层11。接着，在漂移层11之上选择性地形成用于形成沟槽20的掩膜95。
接着，如图7(b)所示，对从掩膜95开口的漂移层11实施蚀刻处理。蚀刻处理是例如反应性离子蚀刻处理。这样，在漂移层11内选择性地形成沟槽20。
图8是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成场板绝缘膜的工序图，(b)是形成场板电极的工序图。
接着，如图8(a)所示，将沟槽20暴露在高温氧化气氛中，在沟槽20的内壁和漂移层11的表面上形成场板绝缘膜21。
接着，如图8(b)所示，在沟槽20内，隔着场板绝缘膜21形成多晶硅层22A。多晶硅层22A的形成例如由CVD(Chemical Vaper Deposition：化学气相沉积)法进行。
图9是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成掩膜的工序图，(b)是形成沟槽的工序图。
接着，在对漂移层11之上的场板绝缘膜21、漂移层11之上的多晶硅层22A进行蚀刻之后，如图9(a)所示那样在漂移层11之上选择性地形成用于形成沟槽30的掩膜96。
接着，如图9(b)所示，对从掩膜96开口的漂移层11实施蚀刻处理。蚀刻处理是例如反应性离子蚀刻处理。这样，在漂移层11内选择性地形成沟槽30。沟槽30被形成在各个沟槽20之间。之后，将掩膜96去除。
图10是说明半导体装置的制造过程的主要部分剖面示意图，(a)是回蚀的工序图，(b)是形成栅极绝缘膜的工序图。
接着，如图10(a)所示，对沟槽20内的场板绝缘膜21和多晶硅层22A选择性地进行回蚀。使在沟槽20内回蚀的深度与沟槽30的深度大体上相同。这样，在沟槽20的下侧隔着场板绝缘膜21形成场板电极22。
接着，如图10(b)所示，将沟槽30的内壁、沟槽20的内壁和场板电极22的上端暴露在高温氧化气氛中。这样，在场板电极22的上侧和沟槽20的内壁形成栅极绝缘膜25。在沟槽30的内壁形成栅极绝缘膜31。
图11是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成栅电极的工序图，(b)是回蚀的工序图。
接着，如图11(a)所示，在沟槽20、30内埋入多晶硅层35。多晶硅层35的形成由例如CVD法进行。这样，在沟槽20内隔着栅极绝缘膜25形成栅电极26。在沟槽30内隔着栅极绝缘膜31形成栅电极32。
接着，如图11(b)所示，在沟槽20、30之上、和在漂移层11之上形成的多晶硅层的不需要的部分通过回蚀去除。多晶硅层的不需要的部分的回蚀也可以由例如CMP(Chemical Mechanical Polishing：化学机械抛光)进行。这样，形成栅电极26、场板电极22和栅电极32。之后，对在漂移层11之上形成的栅极绝缘膜31进行去除，使漂移层11的表面露出(未图示)。
图12是说明半导体装置的制造过程的主要部分剖面示意图，(a)是形成基极区和源极区的工序图，(b)是形成层间绝缘膜、源电极和漏电极的工序图。
接着，如图12(a)所示，对漂移层11的表面注入p型杂质。这样，在漂移层11的表面形成基极区12。这时，将基极区12的底面调整成位于比栅电极26、32的下端靠上侧的位置。接着，在基极区12的表面选择性地形成与沟槽20、30接触的源极区13。
接着，如图12(b)所示，在栅电极26、32的上侧形成层间绝缘膜97。之后，形成漏电极80和源电极81。利用这样的制造过程，形成图1所示的半导体装置1。
接着，对其他实施方式进行说明。在以下示出的实施方式中，对与半导体装置1具有相同功能的部件标记相同附图标记，对已经说明了一次的部件，适当地省略详细的说明。
(第二实施方式)
图13是第二实施方式涉及的半导体装置的主要部分示意图，(a)是(b)的X-Y位置上的主要部分剖面示意图，(b)是主要部分俯视示意图。
在半导体装置2中使基本结构与半导体装置1相同。但是，在半导体装置2中，在各个沟槽20之间设置有多个沟槽30。例如，在半导体装置2中，在邻接的沟槽20之间设置有2个沟槽30。
如图13(b)所示，栅电极26、栅电极26下侧的场板电极22和与栅电极26邻接的栅电极32分别大致平行地条纹状延伸。
各个栅电极26在栅电极26的端部经由栅极触点90与公共的栅极配线92连接。各个栅电极32在栅电极32的端部经由栅极触点91与栅极配线92连接。各个场板电极22在场板电极22的端部经由栅极触点93与公共的场板配线94连接。
在半导体装置2的开关导通时，若对栅电极26施加大于等于阈值电压的电压，则在隔着栅极绝缘膜25与栅电极26对置的基极区12中形成沟道。并且，若对栅电极32施加大于等于阈值电压的电压，则在隔着栅极绝缘膜31与栅电极32对置的基极区12中形成沟道。在半导体装置2中，由于在各个沟槽20之间设置有多个沟槽30，因此沟道密度与半导体装置1相比进一步增加。从而，半导体装置2的导通电阻与半导体装置1的导通电阻相比进一步下降。
(第三实施方式)
图14是第三实施方式涉及的半导体装置的主要部分示意图，(a)是主要部分立体示意图，(b)是主要部分俯视示意图。图14(a)中未示出源电极81、栅极配线92和场板配线94。
在半导体装置3中，从垂直于漂移层11主面的方向看设置有多个沟槽20。多个沟槽20的某些从垂直于漂移层11主面的方向看在第一方向上延伸。多个沟槽20的另外某些在从垂直于漂移层11主面的方向看大致垂直于第一方向的第二方向上延伸。然后，多个沟槽20的上述某些与多个沟槽20的上述另外某些相互交叉。沟槽20这样地连通为网眼状(网状)。沟槽30被在第一方向上延伸的多个沟槽20的某些和在第二方向上延伸的多个沟槽20的另外某些包围。
网眼状的沟槽20所包围的区域50的形状，从垂直于漂移层11主面的方向看是四边形。除此以外，区域50的形状为三角形、六边形、圆形的情况也包括在本实施方式中。设置在沟槽20内的栅电极26，从垂直于漂移层11主面的方向看连通为网眼状。例如，从垂直于漂移层11主面的方向看，栅电极26在第一方向和大致垂直于第一方向的第二方向上连通。
网眼的间距与半导体装置1的沟槽20的间距相同。即，从垂直于漂移层11主面的方向看时的沟槽20的纵横走向上的间距与半导体装置1的沟槽20的间距相同。设置在栅电极26下侧的场板电极22也是，从垂直于漂移层11主面的方向看连通为网眼状(未表示)。
在半导体装置3中，从垂直于漂移层11主面的方向看，在用网眼状沟槽20包围的区域中配置有沟槽30。在沟槽30内设置有栅电极32。
连通为网眼状的栅电极26在半导体装置3的端部经由栅极触点90与公共的栅极配线92连接。各个栅电极32经由栅极触点91与栅极配线92连接。各个场板电极22在场板电极22的端部经由栅极触点93与公共的场板配线94连接。
在半导体装置3的开关导通时，若对栅电极26施加大于等于阈值电压的电压，则在隔着栅极绝缘膜25与栅电极26对置的基极区12中形成沟道。另外，若对栅电极32施加大于等于阈值电压的电压，则在隔着栅极绝缘膜31与栅电极32对置的基极区12中形成沟道。在半导体装置3中，由于网眼状地设置沟槽20，因此沟道密度与半导体装置1相比增加。从而，半导体装置3的导通电阻与半导体装置1的导通电阻相比进一步降低。此外，在用沟槽20包围的区域中配置多个沟槽30(未图示)，由此半导体装置3的导通电阻进一步下降。
(第四实施方式)
图15是第四实施方式涉及的半导体装置的主要部分示意图，(a)是主要部分立体示意图，(b)是主要部分俯视示意图。图15(a)中未表示源电极81。
在半导体装置4中，从垂直于漂移层11主面的方向看设置有多个沟槽30。多个第二沟槽的某些在第一方向上延伸。多个第二沟槽的另外某些在大致垂直于第一方向的第二方向上延伸。并且，多个沟槽30的上述某些与多个沟槽30的上述另外某些交叉。进而，多个沟槽30的上述某些与多个沟槽20的上述另外某些交叉。多个沟槽30的上述另外某些与多个沟槽20的某些交叉。即，在第一方向上延伸的沟槽30与在第二方向上延伸的沟槽20交叉。在第二方向上延伸的沟槽30与在第一方向上延伸的沟槽20交叉。
由网眼状的沟槽20和沟槽30包围的区域51的形状，从垂直于漂移层11主面的方向看为四边形。除此以外，区域51的形状为三角形、六边形、圆形的情况也包括在本实施方式中。栅电极26和栅电极32从垂直于漂移层11主面的方向看连通为网眼状。例如，从垂直于漂移层11主面的方向看，栅电极26和栅电极32在第一方向和第二方向上连通。从垂直于漂移层11主面的方向看时的沟槽20的纵横走向上的间距与半导体装置1的沟槽20的间距相同。设置在栅电极26下侧的场板电极22也是，从垂直于漂移层11主面的方向看连通为网眼状(未表示)。
连通为网眼状的栅电极26和栅电极32在半导体装置4的端部经由栅极触点90与公共的栅极配线92连接。各个场板电极22在场板电极22的端部经由栅极触点93与公共的场板配线94连接。
在半导体装置4的开关导通时，若对栅电极26施加大于等于阈值电压的电压，则在隔着栅极绝缘膜25与栅电极26对置的基极区12中形成沟道。另外，若对栅电极32施加大于等于阈值电压的电压，则在隔着栅极绝缘膜31与栅电极32对置的基极区12中形成沟道。在半导体装置4中，由于沟槽20和沟槽30连通为网眼状，因此沟道密度与半导体装置3相比进一步增加。从而，半导体装置4的导通电阻与半导体装置3的导通电阻相比进一步下降。
此外，通过如半导体装置2那样设置多个被沟槽20夹着的沟槽30(未图示)，能够使半导体装置4的导通电阻进一步下降。此外，如果是这样的结构，则栅极配线的结构与半导体装置3相比简单。
在第三和第四实施方式中，在半导体基板即漏极层10的主面是(100)面的情况下，使从垂直于漂移层11主面的方向看时的区域50、51的平面形状成为四边形，从而能够将例如4个等效的{100}面作为沟道面。此外，在半导体基板即漏极层10的主面是(111)面的情况下，使上述区域50、51的平面形状成为三角形，从而三个等效的面构成沟道面。在使用平面形状是三角形、四边形的区域50、51的情况下，有时会在沟槽的角部产生局部的电场集中，但在这样的情况下，通过使区域50、51的平面形状成为六边形、圆形能够缓和电场集中，栅极氧化膜31的耐压进一步得以提高。
(第五实施方式)
图16是第五实施方式涉及的半导体装置的主要部分示意图，(a)是(b)的X-Y位置上的主要部分剖面示意图，(b)是从上方看(a)的A-B切断面的主要部分俯视示意图。
半导体装置5是上下电极结构的功率MOSFET，如图16(a)所示，具备漏极层10、设置在漏极层10之上的漂移层11、设置在漂移层11之上的p型基极区12。在基极区12的表面设置有源极区13。
在半导体装置5中设置有多个沟槽20，该沟槽20从源极区13的表面贯通基极区12而与漂移层11接触。沟槽20与漂移层11接触。在沟槽20内的下侧，隔着场板绝缘膜21设置有场板电极22。在场板电极22之上设置有触点区域40。触点区域40的下端位于比基极区12的下端高的位置。触点区域40与场板电极22连接。
在各个沟槽20彼此之间设置有沟槽30，该沟槽30从源极区13表面贯通基极区12而与漂移层11接触。在沟槽30内，隔着栅极绝缘膜31设置有栅电极32。沟槽30的下端位于比沟槽20的下端浅的位置。沟槽20和沟槽30在与基极区12表面大致平行的方向上交替地配置。
漏极层10与漏电极80连接。源极区13和基极区12连接有源电极81。
从垂直于漂移层11主面的方向看，如图16(b)所示，沟槽20和沟槽30在第一方向上延伸。结果，触点区域40、触点区域40下侧的场板电极22、以及栅电极32分别大致平行地条纹状延伸。
各个栅电极32在栅电极32的端部经由栅极触点91与栅极配线92连接。各个场板电极22(触点区域40)在场板电极22的端部经由栅极触点93与公共的场板配线94连接。
沟槽20的间距以例如0.6μm(微米)为下限值。在沟槽20的间距是0.6μm时，漂移层11的杂质浓度被设计为小于等于1×1017(atoms/cm3)。沟槽20的间距的最小值是0.6μm。漂移层11的杂质浓度的最大值是1×1017(atoms/cm3)。在半导体装置5中，在该间距的沟槽20之间的漂移层11内进一步设置有沟槽30。
触点区域40的材质是例如铝(Al)、铜(Cu)、钨(W)、多晶硅等。
在半导体装置5的开关导通时，若对栅电极32施加大于等于阈值电压的电压，则在隔着栅极绝缘膜31与栅电极32对置的基极区12中形成沟道。
此外，在半导体装置5的开关截止时，设置场板电极22的结果是，即使由漂移层11的杂质产生空间电荷(正电荷)，空间电荷也会与在场板电极22的表面感应出的负电荷互相抵消，因此漂移层11在宽范围内耗尽化。这样，在半导体装置5中，耗尽层容易从沟槽20与漂移层11的界面开始向漂移层11侧延展。延展而成的耗尽层相互连在一起而使整个漂移层11都耗尽化。结果，即使较高地设定漂移层11的杂质浓度，半导体装置5也维持高耐压。
此外，根据半导体装置5，能够经由触点区域40高效地导出半导体装置5的雪崩击穿时产生的载流子。
此外，根据半导体装置5，由于场板电极22与触点区域40连接，因此，不需要向半导体装置5内引绕用于将场板电极22与源电极81电连接的配线。
另外，还包含在半导体装置5中也如图13所示的实施方式那样在沟槽20彼此之间设置多个沟槽30的实施方式。
(第六实施方式)
图17是第六实施方式涉及的半导体装置的主要部分示意图，(a)是主要部分立体示意图，(b)是主要部分俯视示意图。图17(a)中未表示源电极81。
在半导体装置6中，从垂直于漂移层11主面的方向看，多个沟槽30的某些在第一方向上延伸。多个沟槽30的另外某些从垂直于漂移层11主面的方向看在大致垂直于第一方向的第二方向上延伸。并且，多个沟槽30的上述某些与多个沟槽30的上述另外某些交叉。沟槽30这样地连通为网眼状。沟槽20被在第一方向上延伸的多个沟槽30的某些和在第二方向上延伸的多个沟槽30的另外某些包围。
网眼状的沟槽30所包围的区域52的形状，从垂直于漂移层11主面的方向看是四边形。除此以外，区域52的形状为三角形、六边形、圆形的情况也包括在本实施方式中。从垂直于漂移层11主面的方向看，区域52被配置成格子状(棋盘格状)。在该区域52内设置有沟槽20。沟槽20的纵横走向上的间距与半导体装置5的沟槽20的间距相同。
在沟槽20内，场板电极22与栅电极26连接。设置在沟槽30内的栅电极32，从垂直于漂移层11主面的方向看连通为网眼状。例如，从垂直于漂移层11主面的方向看，栅电极32在上述第一方向和大致垂直于第一方向的第二方向上连通。
在半导体装置6的开关导通时，若对栅电极32施加大于等于阈值电压的电压，则在隔着栅极绝缘膜31与栅电极32对置的基极区12中形成沟道。在半导体装置6中，由于网眼状设置沟槽30，因此沟道密度与半导体装置5相比增加。从而，半导体装置6的导通电阻与半导体装置5的导通电阻相比进一步下降。
此外，根据半导体装置6，由于场板电极22经由触点区域40与源电极81电连接，因此，半导体装置6的栅-漏极间电容降低。这样，半导体装置6的开关特性提高。由于场板电极22与触点区域40连接，因此，不需要向半导体装置6内引绕用于将场板电极22与源电极81电连接的配线。
(第七实施方式)
图18是第七实施方式的半导体装置涉及的主要部分俯视示意图，(a)是第一实施例的俯视图，(b)是第二实施例的俯视图，(c)是第三实施例的俯视图，(d)是第四实施例的俯视图。
关于图1(a)和图16(a)所示的半导体装置的沟槽20、30，也可以如以下示出的平面形状那样进行变形。
在图18(a)所示的半导体装置7A中，沟槽30所包围的区域53的平面形状为四边形。在区域53以外的部分中，从垂直于漂移层11主面的方向看，网眼状地配置有沟槽30。在网眼状的沟槽30内，栅电极32以沿着网眼的方式二维地配置。
沟槽30所包围的区域53在第一方向上周期性地配置。其中，若设定第二方向为列，则第一方向上的区域53的间距的相位每一列分别错开180°。
在图18(b)所示的半导体装置7B中，沟槽30所包围的区域54的平面形状是六边形。在区域54以外的部分中，从垂直于漂移层11主面的方向看，网眼状地配置有沟槽30。在网眼状的沟槽30内，栅电极32以沿着网眼的方式二维地配置。沟槽30所包围的区域54在第一方向上周期性地配置。其中，第一方向上的区域54的间距的相位每一列分别错开180°。
在图18(c)所示的半导体装置7C中，沟槽30所包围的区域55的平面形状是圆形。在区域55以外的部分中，从垂直于漂移层11主面的方向看，网眼状地配置有沟槽30。在网眼状的沟槽30内，栅电极32以沿着网眼的方式二维地配置。沟槽30所包围的区域55在第二方向上周期性地配置。其中，第二方向上的区域55的间距的相位每一列分别错开180°。
在图18(d)所示的半导体装置7D中，沟槽30所包围的区域56的平面形状是三角形。在区域56以外的部分中，从垂直于漂移层11主面的方向看，网眼状地配置有沟槽30。在网眼状的沟槽30内，栅电极32以沿着网眼的方式二维地配置。三角形的区域56互相对置的边大致平行，对置的距离大致相等。各个区域56的中心位于蜂窝形状的交点。
由此，通过沟槽30所包围的区域的平面形状是三角形、四边形、六边形、圆形的某一种，在从垂直于漂移层11主面的方向看时的栅电极26中，平面形状成为三角形、四边形、六边形、圆形的某一种。或者，隔着栅极氧化膜31与栅电极32对置的沟道区域，从垂直于漂移层11主面的方向看时成为三角形、四边形、六边形、圆形的某一种。这样的半导体装置7A～7D也包括在本实施方式中。
结果，在半导体装置7A～7D中，在半导体基板即漏极层10的主面是(100)面的情况下，使从垂直于漂移层11主面的方向看时的区域52、53的平面形状成为四边形，从而能够将例如4个等效的{100}面作为沟道面。此外，在半导体基板即漏极层10的主面是(111)面的情况下，使上述区域56的平面形状成为三角形，从而三个等效的面构成沟道面。在使用平面形状是三角形、四边形的区域52、53、56的情况下，有时会在沟槽的角部产生局部的电场集中，但在这样的情况下，通过如区域54、55那样使其平面形状成为六边形、圆形，能缓和电场集中，栅极氧化膜31的耐压进一步提高。
以上，参照具体例对本实施方式进行了说明。但是，本实施方式不限定于这些具体例。即，本领域技术人员对这些具体例适当加以设计和变更后的方式只要具备本实施方式的特征，就都包含在本发明的范围内。另外，上述各具体例所具备的各要素及其配置、材料、条件、形状、尺寸等，不仅仅限定于上述例示，也可以适当变更。此外，关于在各个实施方式中例示的图及其说明，不是各自独立的方式，可以适当组合。
以上说明了本发明的几个实施方式，这些实施方式是作为例子而示出的，并不意欲限定本发明的范围。这些新颖的实施方式也可以采用其他各种方式实施，能够在不脱离发明宗旨的范围内进行各种省略、替换、变更。这些实施方式及其变形也被包括在发明的范围或宗旨内，此外也被包括在权利要求书中记载的发明及其等同范围内。

Claims (20)

1.一种半导体装置，其特征在于，具备：
第一导电型的漏极层；
第一导电型的漂移层，设置于上述漏极层之上；
第二导电型的基极区，设置于上述漂移层之上；
第一导电型的源极区，选择性地设置于上述基极区的表面；
第一栅电极，隔着第一绝缘膜设置于多个第一沟槽内，该第一沟槽从上述源极区的表面贯通上述基极区而与上述漂移层接触；
场板电极，隔着第二绝缘膜在上述第一沟槽内设置于上述第一栅电极之下；
第二栅电极，隔着第三绝缘膜设置于第二沟槽内，该第二沟槽在上述第一沟槽彼此之间从上述源极区的表面贯通上述基极区而与上述漂移层接触；
漏电极，与上述漏极层连接；以及
源电极，与上述源极区和上述基极区连接。
2.根据权利要求1所述的半导体装置，其特征在于，
在上述漂移层内，上述第一沟槽的下端比上述第二沟槽的下端浅。
3.根据权利要求1所述的半导体装置，其特征在于，
上述漂移层的杂质浓度小于等于1×1017atoms/cm3。
4.根据权利要求1所述的半导体装置，其特征在于，
上述第一沟槽的间距大于等于0.6微米。
5.根据权利要求1所述的半导体装置，其特征在于，
在上述第一沟槽彼此之间设置了多个上述第二沟槽。
6.根据权利要求1所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，上述第一沟槽和上述第二沟槽在第一方向上延伸。
7.根据权利要求1所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，
上述多个第一沟槽的某些在第一方向上延伸，
上述多个第一沟槽的另外某些在大致垂直于上述第一方向的第二方向上延伸，
上述多个第一沟槽的上述某些与上述多个第一沟槽的上述另外某些交叉。
8.根据权利要求7所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，
上述第二沟槽被在上述第一方向上延伸的上述多个第一沟槽的上述某些和在上述第二方向上延伸的上述多个第一沟槽的上述另外某些包围。
9.根据权利要求7所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，
设置有多个第二沟槽，
上述多个第二沟槽的某些在第一方向上延伸，
上述多个第二沟槽的另外某些在大致垂直于上述第一方向的第二方向上延伸，
上述多个第二沟槽的上述某些与上述多个第二沟槽的上述另外某些交叉，
上述多个第二沟槽的某些与上述多个第一沟槽的上述另外某些交叉，上述多个第二沟槽的上述另外某些与上述多个第一沟槽的某些进一步交叉。
10.根据权利要求1所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，上述第二沟槽所包围的区域的形状是三角形、四边形、六边形、圆形中的某个。
11.一种半导体装置，其特征在于，具备：
第一导电型的漏极层；
第一导电型的漂移层，设置于上述漏极层之上；
第二导电型的基极区，设置于上述漂移层之上；
第一导电型的源极区，设置于上述基极区的表面；
触点区域，设置于多个第一沟槽内，该第一沟槽从上述源极区的表面贯通上述基极区而与上述漂移层接触，
场板电极，隔着第一绝缘膜在上述第一沟槽内设置于上述触点区域之下；
栅电极，隔着第一绝缘膜设置于第二沟槽内，该第二沟槽在上述第一沟槽彼此之间从上述源极区的表面贯通上述基极区而与上述漂移层接触；
漏电极，与上述漏极层连接；以及
源电极，与上述源极区和上述触点区域连接。
12.根据权利要求11所述的半导体装置，其特征在于，
在上述漂移层内，上述第一沟槽的下端比上述第二沟槽的下端浅。
13.根据权利要求11所述的半导体装置，其特征在于，
上述触点区域与上述场板电极连接。
14.根据权利要求11所述的半导体装置，其特征在于，
上述漂移层的杂质浓度小于等于1×1017atoms/cm3。
15.根据权利要求11所述的半导体装置，其特征在于，
上述第一沟槽的间距大于等于0.6微米。
16.根据权利要求11所述的半导体装置，其特征在于，
在上述第一沟槽彼此之间设置了多个上述第二沟槽。
17.根据权利要求11所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，上述第一沟槽和上述第二沟槽在第一方向上延伸。
18.根据权利要求11所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，
设置有多个第二沟槽，
上述多个第二沟槽的某些在第一方向上延伸，
上述多个第二沟槽的另外某些在大致垂直于上述第一方向的第二方向上延伸，
上述多个第二沟槽的上述某些与上述多个第二沟槽的上述另外某些交叉。
19.根据权利要求18所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，
上述第一沟槽被在上述第一方向上延伸的上述多个第二沟槽的上述某些和在上述第二方向上延伸的上述多个第二沟槽的上述另外某些包围。
20.根据权利要求11所述的半导体装置，其特征在于，
从垂直于上述漂移层主面的方向看，上述第二沟槽所包围的区域的形状是三角形、四边形、六边形、圆形中的某个。
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