CN102386217A - 栅极堆叠结构及其制作方法 - Google Patents
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Abstract
一种栅极堆叠结构及其制作方法。所述栅极堆叠结构形成于半导体衬底上，所述半导体衬底上还包含有对称的间隙壁结构，包括：所述间隙壁结构间形成有依次位于半导体衬底上的高K栅介电层与第一功函数层，所述高K栅介电层与间隙壁结构垂直侧壁相接触；所述第一功函数层上还形成有金属栅电极，所述金属栅电极的顶部与间隙壁结构的顶部平齐。本发明的栅极堆叠结构避免了在金属栅电极中出现空隙的问题，同时还减小了栅极寄生电容。
Description
技术领域
本发明涉及半导体技术领域，更具体地，本发明涉及一种栅极堆叠结构及其制作方法。
背景技术
随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小。在MOS晶体管特征尺寸不断缩小情况下，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅电极的栅极叠层结构被引入到MOS晶体管中。
为避免金属栅电极的金属材料对晶体管其他结构的影响，所述金属栅电极与高K栅介电层的栅极叠层结构通常采用栅极替代(replacement gate)工艺制作。在该工艺中，在源漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极，所述伪栅极用于自对准形成源漏区等工艺处理。而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中依次填充高K栅介电层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。
然而，采用上述栅极替代工艺制作MOS晶体管仍存在着挑战。随着栅极长度的进一步缩小，这种问题更加严重。例如，在该工艺中，由于栅极长度较小，栅极开口的深宽比较高，因此，将栅电极材料沉积到栅极开口较为困难，很有可能出现在金属栅电极中出现空隙(void)，从而影响栅电极的性能。此外，在该工艺形成的栅极堆叠结构中，所述栅极开口的垂直侧壁上同样覆盖有高K栅介电层，这导致源漏接触孔与金属栅电极间的寄生电容增加。而栅电极不必要的寄生电容增加会影响器件开关速度。
发明内容
本发明解决的问题是提供一种栅极堆叠结构及其制作方法，避免了在金属栅电极中出现空隙的问题，同时还减小了栅极寄生电容。
为解决上述问题，本发明提供了一种栅极堆叠结构，形成于半导体衬底上，所述半导体衬底上还包含有对称的间隙壁结构，包括：所述半导体衬底上还包含有对称的间隙壁结构，所述间隙壁结构间形成有依次位于半导体衬底上的高K栅介电层与第一功函数层，所述第一功函数层上还形成有金属栅电极，所述金属栅电极的顶部与间隙壁结构的顶部平齐。
可选的，所述第一功函数层与高K栅介电层的边缘相对其中间区域凸起。
可选的，所述栅极堆叠结构还包括第二功函数层，所述第二功函数层位于第一功函数层与金属栅电极间，所述第二功函数层的侧面与间隙壁结构的垂直侧壁相接触，其顶部与间隙壁结构的顶部平齐。
相应的，本发明还提供了一种栅极堆叠结构的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有介电保护层，所述介电保护层中形成有对称的间隙壁结构，所述间隙壁结构间形成有栅极开口并使得半导体衬底露出；
在所述介电保护层与半导体衬底上依次形成高K栅介电层与第一功函数层，所述高K栅介电层与第一功函数层覆盖栅极开口的底面与垂直侧壁；
在所述栅极开口中形成具有第一厚度的牺牲块，所述牺牲块的表面低于介电保护层表面；
以所述牺牲块为掩膜，部分刻蚀所述第一功函数层与高K栅介电层，移除栅极开口垂直侧壁的部分高K栅介电层；
完全移除所述牺牲块，露出所述第一功函数层；
在所述介电保护层、间隙壁结构、高K栅介电层与第一功函数层上形成栅极金属材料，所述栅极金属材料填满栅极开口；
平坦化所述半导体衬底，使得所述栅极金属材料的表面与介电保护层表面平齐。
可选的，在形成所述栅极金属材料之前，还包括：在所述介电保护层、间隙壁结构、高K栅介电层与第一功函数层上形成第二功函数层，栅极金属材料形成于所述第二功函数层上。
与现有技术相比，本发明具有以下优点：
1.栅极堆叠结构两侧的高K栅介电层被低介电系数的间隙壁结构所替代，这就避免了具有高介电系数的栅介电层对栅极寄生电容的影响；
2.在填充栅极开口以形成金属栅电极时，所述栅极开口具有较宽的顶部与较窄的底部，这使得形成的金属栅电极中不易出现空隙。
附图说明
图1是采用本发明栅极堆叠结构的MOS晶体管的剖面结构示意图。
图2是本发明栅极堆叠结构制作方法的流程示意图。
图3至图10是本发明栅极堆叠结构制作方法的剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有技术的栅极堆叠结构容易在金属栅电极中出现空隙，从而影响栅电极的性能。同时，所述栅极堆叠结构的金属栅电极与源漏区接触孔间具有高K栅介电层，这导致源漏接触孔与金属栅电极间的寄生电容增加。
针对上述问题，本发明的发明人提供了一种用于MOS晶体管的栅极堆叠结构，所述栅极堆叠结构两侧的高K栅介电层被低介电层系数的间隙壁结构所替代，这就避免了具有高介电系数的栅介电层对栅极寄生电容的影响。同时，发明人还提供了所述栅极堆叠结构的制作方法，在该制作方法中，通过在栅极开口的底部形成高K栅介电层与第一功函数层，使得所述栅极开口呈现顶部较宽而底部较窄的结构，这种结构可以保证后续填充栅极开口形成的金属栅电极中不易出现空隙。
参考图1，示出了采用本发明栅极堆叠结构的MOS晶体管一个实施例的剖面结构，包括：
半导体衬底101，位于所述半导体衬底101上的一对间隙壁结构，所述间隙壁结构包括衬垫层109与间隙壁111，位于所述间隙壁结构之间的半导体衬底101上的栅极堆叠结构，所述栅极堆叠结构两侧的半导体衬底101中形成有源区103与漏区105；
所述栅极堆叠结构包括：依次位于半导体衬底101上的高K栅介电层113与第一功函数层115，所述第一功函数层115上依次形成有第二功函数层117与金属栅电极119，所述第二功函数层117覆盖第一功函数层115与高K栅介电层113，并与间隙壁结构的垂直侧壁相接触，所述第二功函数层117的顶部与间隙壁结构平齐，所述金属栅电极119嵌于所述第二功函数层117中且仅露出其上表面，其顶部与间隙壁结构的顶部平齐。优选的实施例中，所述高K栅介电层113与第一功函数层115的边缘相对于其中间区域凸起；所述金属栅电极119的底部窄于其顶部区域。
所述第一功函数层115与第二功函数层117用于调节所述金属栅电极119相对于半导体衬底101的功函数，进而调整MOS晶体管的阈值电压，因此，对于不同的金属栅电极119与半导体衬底101，所述功函数层的厚度及组成有所不同。
在本发明的另一实施例中，所述栅极堆叠结构可以不包含有第二功函数层117，即所述金属栅电极119直接形成于第一功函数层115与高K栅介电层113上，并与间隙壁结构相接触。
具体而言，所述半导体衬底101可以为硅、锗、锗硅或其他半导体材料，所述间隙壁111为氮化硅或氮氧化硅，所述衬垫层109为氧化硅。
所述高K栅介电层113包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。所述高K栅介电层113的厚度小于60埃，优选的，所述高K栅介电层113的厚度为5埃至40埃。
所述第一功函数层115与第二功函数层117可以包括Pd、Pt、Co、Ni及其导电氧化物、以及Hf、Zr、Ti、Ta、Al及其合金的一种或多种，其中，对于PMOS晶体管上的栅极堆叠结构，所述第一功函数层115与第二功函数层117采用P型功函数金属材料，包括但不限于：Pd、Pt、Co、Ni及其导电氧化物；对于NMOS晶体管上的栅极堆叠结构，所述第一功函数层115与第二功函数层117采用N型功函数金属材料，包括但不限于：Hf、Zr、Ti、Ta、Al及其合金，例如包括Hf、Zr、Ti、Ta、Al的导电金属氮化物、导电金属碳化物、导电金属硅化物。所述第一功函数层115与第二功函数层117的厚度为25埃至200埃。
所述金属栅电极119采用W、Al、Cu、Au、Ag等金属材料形成。
可以看出，所述栅极堆叠结构两侧仅在间隙壁结构的垂直侧壁底部区域形成有高K栅介电层，而垂直侧壁的其他区域直接与导电的第二功函数层相接触，这就降低了金属栅电极与后续形成的源漏区接触孔之间的介电系数，使得栅极寄生电容降低。对于MOS晶体管而言，较小的寄生电容可以有效提高器件的开关速度。
基于本发明的栅极堆叠结构，本发明还提供了该栅极堆叠结构的制作方法。
参考图2，示出了本发明栅极堆叠结构制作方法一个实施例的流程，包括：
执行步骤S202，提供半导体衬底，所述半导体衬底上形成有介电保护层，所述介电保护层中形成有对称的间隙壁结构，所述间隙壁结构间形成有栅极开口并使得半导体衬底露出；
执行步骤S204，在所述介电保护层与半导体衬底上依次形成高K栅介电层与第一功函数层，所述高K栅介电层与第一功函数层覆盖栅极开口的底面与垂直侧壁；
执行步骤S206，在所述栅极开口中形成具有第一厚度的牺牲块，所述牺牲块的表面低于介电保护层表面；
执行步骤S208，以所述牺牲块为掩膜，部分刻蚀所述第一功函数层与高K栅介电层，移除栅极开口垂直侧壁的部分高K栅介电层；
执行步骤S210，完全移除所述牺牲块，露出所述第一功函数层；
执行步骤S212，在所述介电保护层、间隙壁结构、高K栅介电层与第一功函数层上依次形成第二功函数层与栅极金属材料，所述栅极金属材料填满栅极开口；
执行步骤S214，平坦化所述半导体衬底，使得所述栅极金属材料的表面与介电保护层表面平齐。
在本发明栅极堆叠结构的另一实施例中，所述栅极堆叠结构可以不包含有第二功函数层，因此，在执行步骤S210之后，所述制作方法的流程还包括：
在所述介电保护层、间隙壁结构、高K栅介电层与第一功函数层上形成栅极金属材料，所述栅极金属材料填满栅极开口；
平坦化所述半导体衬底，使得所述栅极金属材料表面与介电保护层表面平齐。
图3至图10示出了本发明的栅极堆叠结构制作方法一个实施例的各制作阶段。
如图3所示，提供半导体衬底301，所述半导体衬底301上形成有介电保护层307，所述半导体衬底301上还形成有伪栅极313，所述伪栅极313两侧的介电保护层307中还形成有对称的间隙壁结构，所述间隙壁结构包含有衬垫层309及所述衬垫层309上的间隙壁311。
由于待形成的栅极堆叠结构是在源漏区形成之后再进行制作的，因此，所述半导体衬底301中还包含有源区303与漏区305，所述源区303与漏区305分别位于伪栅极313两侧，与间隙壁结构的位置相对应。
在具体实施例中，所述半导体衬底301可以为硅、锗、硅锗以及其他半导体材料；所述间隙壁311采用氮化硅等低K介电材料，所述衬垫层309采用氧化硅；所述伪栅极313采用多晶硅。
如图4所示，移除所述伪栅极，在间隙壁结构间形成栅极开口315，所述栅极开口315使得半导体衬底301的表面与间隙壁结构的垂直侧壁露出。在具体实施例中，移除所述伪栅极可以采用等离子体刻蚀工艺。
如图5所示，在所述介电保护层307与半导体衬底301上依次形成高K栅介电层317与第一功函数层319，所述高K栅介电层317与第一功函数层319保形的覆盖栅极开口315的底面与垂直侧壁。所述保形覆盖是指相对于栅极开口315的深度与宽度而言，高K栅介电层317与第一功函数层319的厚度较小，不会填充满所述栅极开口315，使得所述栅极开口315仍保持与未形成薄膜前类似的形状。
具体的，可以采用具有较好台阶覆盖能力的沉积方法来形成所述高K栅介电层317，例如化学气相淀积或原子层沉积工艺；所述高K栅介电层317可以包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。所述高K栅介电层317的厚度小于60埃，优选的，所述高K栅介电层317的厚度为5埃至40埃。
所述第一功函数层319采用功函数金属的传统沉积工艺，例如化学气相淀积、原子层沉积、溅射、电镀等工艺形成；所述第一功函数层319可以包括Pd、Pt、Co、Ni及其导电氧化物、以及Hf、Zr、Ti、Ta、Al及其合金的一种或多种，其中，对于PMOS晶体管上的栅极堆叠结构，所述第一功函数层319采用P型功函数金属材料，包括但不限于：Pd、Pt、Co、Ni及其导电氧化物；对于NMOS晶体管上的栅极堆叠结构，所述第一功函数层319采用N型功函数金属材料，包括但不限于：Hf、Zr、Ti、Ta、Al及其合金，例如包括Hf、Zr、Ti、Ta、Al的导电金属氮化物、导电金属碳化物、导电金属硅化物。所述第一功函数层319厚度为25埃至200埃。
仍如图5所示，在所述第一功函数层319形成之后，继续在所述第一功函数层319上形成牺牲层，之后，刻蚀所述牺牲层，只保留栅极开口315中的部分牺牲层以形成具有第一厚度的牺牲块321。所述牺牲块321的表面应低于介电保护层307表面，在具体实施例中，所述第一厚度为100埃至500埃。
具体的，所述牺牲层采用旋涂玻璃(SOG)、底部抗反射涂层(BARC)、牺牲轻吸收材料(SLAM)等方式形成的氧化硅；刻蚀所述牺牲层采用干法刻蚀，例如采用包含氧基、氟基的等离子体进行干法刻蚀。
如图6所示，以所述牺牲块321为掩膜，部分刻蚀所述第一功函数层319直至所述第一功函数层319的表面高度低于牺牲块321表面。在具体实施例中，所述第一功函数层319的刻蚀采用湿法腐蚀，所述湿法腐蚀为各向同性腐蚀，可以使得介电保护层307表面与栅极开口315垂直侧壁的第一功函数层319同时被移除。
依据具体实施例的不同，可以在刻蚀所述第一功函数层319的同时或之后刻蚀所述高K栅介电层317，但所述高K栅介电层317的刻蚀深度至多达到第一功函数层319的底部，所述高K栅介电层317也采用湿法腐蚀。其中，若一步完成所述第一功函数层319与高K栅介电层317的刻蚀，则采用相同的湿法腐蚀溶液；若分步完成所述第一功函数层319与高K栅介电层317的刻蚀，则采用不同的湿法腐蚀溶液。
在具体实施例中，所述第一功函数层319与高K栅介电层317的腐蚀溶液包括以下组合物中的至少一种：去离子水、氨水和过氧化氢的组合物；硫酸、过氧化氢和去离子水的组合物；磷酸、乙酸和硝酸的组合物；盐酸、过氧化氢和去离子水的组合物；盐酸、氢氟酸和去离子水的组合物；硫酸、氢氟酸和去离子水的组合物；氢氟酸和去离子水的组合物；磷酸、氢氟酸和去离子水的组合物；氟化铵、氢氟酸和去离子水的组合物；盐酸、硝酸和去离子水的组合物。
由于所述牺牲块321也采用易于被含氟基的等离子体刻蚀的材料，因此，在第一功函数层319与高K栅介电层317的腐蚀过程中，有可能同时刻蚀牺牲块321。相应的，在确定牺牲块321厚度(即第一厚度)时，需要保证在第一功函数层319与高K栅介电层317刻蚀完成后仍留有牺牲块321，避免第一功函数层319与高K栅介电层317的中间区域被刻蚀。
如图7所示，在以牺牲块为掩膜刻蚀第一功函数层319与高K栅介电层317之后，完全移除所述牺牲块，露出原牺牲块下方的第一功函数层319。具体的，采用包含有氟基的腐蚀溶液移除所述牺牲块。
如图8所示，在所述介电保护层307、间隙壁结构、高K栅介电层317与第一功函数层319上形成第二功函数层322，所述第二功函数层322部分填充所述栅极开口315，使得所述栅极开口315的底部宽度小于顶部宽度。
具体的，所述第二功函数层322采用功函数金属的传统沉积工艺，例如化学气相淀积、原子层沉积、溅射、电镀等工艺形成；所述第二功函数层322可以为Pd、Pt、Co、Ni及其导电氧化物、以及Hf、Zr、Ti、Ta、Al及其合金的一种或多种，其中，对于PMOS晶体管上的栅极堆叠结构，所述第二功函数层322采用P型功函数金属材料，包括但不限于：Pd、Pt、Co、Ni及其导电氧化物；对于NMOS晶体管上的栅极堆叠结构，所述第二功函数层322采用N型功函数金属材料，包括但不限于：Hf、Zr、Ti、Ta、Al及其合金，例如包括Hf、Zr、Ti、Ta、Al的导电金属氮化物、导电金属碳化物、导电金属硅化物。所述第二功函数层322厚度为25埃至200埃。
如图9所示，在所述第二功函数层322上继续形成栅极金属材料323，所述栅极金属材料323填满栅极开口。
具体的，采用物理气相淀积、电镀等工艺形成所述栅极金属材料323，其可以采用W、Al、Cu、Au、Ag等金属材料。
由于所述栅极开口的底部宽度小于顶部宽度，这使得栅极金属材料323填充时不易出现空洞，从而提高了金属栅电极的良率。
如图10所示，平坦化所述半导体衬底301，使得所述栅极金属材料、第二功函数层322的表面与介电保护层表面平齐，所述嵌于第二功函数321中的栅极金属材料即构成了金属栅电极325。
至此，本发明的栅极堆叠结构制作完成，包括：依次位于半导体衬底301上的高K栅介电层317与第一功函数层319，所述高K栅介电层317与间隙壁结构垂直侧壁底部的部分区域相接触，所述第一功函数层319上还依次形成有第二功函数层322与金属栅电极325，所述第二功函数层322覆盖第一功函数层319与高K栅介电层317，并与间隙壁结构的垂直侧壁相接触，所述第二功函数层322的顶部与间隙壁结构平齐，所述金属栅电极325嵌于所述第二功函数层322中且仅露出其上表面。
应该理解，上述的具体实施例仅是示例性的，本领域技术人员可以在不背离本申请和所附权利要求所限定的本发明的精神和范围的情况下，做出各种修改和更正。
Claims (29)
1.一种栅极堆叠结构，形成于半导体衬底上，其特征在于，所述半导体衬底上还包含有对称的间隙壁结构，所述间隙壁结构间形成有依次位于半导体衬底上的高K栅介电层与第一功函数层，所述第一功函数层上还形成有金属栅电极，所述金属栅电极的顶部与间隙壁结构的顶部平齐。
2.如权利要求1所述的栅极堆叠结构，其特征在于，所述第一功函数层与高K栅介电层的边缘相对其中间区域凸起。
3.如权利要求2所述的栅极堆叠结构，其特征在于，所述金属栅电极的底部窄于其顶部。
4.如权利要求2所述的栅极堆叠结构，其特征在于，所述栅极堆叠结构还包括第二功函数层，所述第二功函数层位于第一功函数层与金属栅电极间，所述第二功函数层的侧面与间隙壁结构的垂直侧壁相接触，其顶部与间隙壁结构的顶部平齐。
5.如权利要求1至4任一项所述的栅极堆叠结构，其特征在于，所述高K栅介电层包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。
6.如权利要求1至4任一项所述的栅极堆叠结构，其特征在于，所述高K栅介电层的厚度小于60埃。
7.如权利要求1至4任一项所述的栅极堆叠结构，其特征在于，所述第一功函数层包括Pd、Pt、Co、Ni及其导电氧化物、以及Hf、Zr、Ti、Ta、Al及其合金的一种或多种。
8.如权利要求1至4任一项所述的栅极堆叠结构，其特征在于，所述第一功函数层的厚度为25埃至200埃。
9.如权利要求4所述的栅极堆叠结构，其特征在于，所述第二功函数层包括Pd、Pt、Co、Ni及其导电氧化物、以及Hf、Zr、Ti、Ta、Al及其合金的一种或多种。
10.如权利要求4所述的栅极堆叠结构，其特征在于，所述第二功函数层的厚度为25埃至200埃。
11.如权利要求1至4任一项所述的栅极堆叠结构，其特征在于，所述金属栅电极采用W、Al、Cu、Au、Ag形成。
12.一种栅极堆叠结构的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有介电保护层，所述介电保护层中形成有对称的间隙壁结构，所述间隙壁结构间形成有栅极开口并使得半导体衬底露出；
在所述介电保护层与半导体衬底上依次形成高K栅介电层与第一功函数层，所述高K栅介电层与第一功函数层覆盖栅极开口的底面与垂直侧壁；
在所述栅极开口中形成具有第一厚度的牺牲块，所述牺牲块的表面低于介电保护层表面；
以所述牺牲块为掩膜，部分刻蚀所述第一功函数层与高K栅介电层，移除栅极开口垂直侧壁的部分高K栅介电层；
完全移除所述牺牲块，露出所述第一功函数层；
在所述介电保护层、间隙壁结构、高K栅介电层与第一功函数层上形成栅极金属材料，所述栅极金属材料填满栅极开口；
平坦化所述半导体衬底，使得所述栅极金属材料的表面与介电保护层表面平齐。
13.如权利要求12所述的制作方法，其特征在于，在形成所述栅极金属材料之前，还包括：在所述介电保护层、间隙壁结构、高K栅介电层与第一功函数层上形成第二功函数层，栅极金属材料形成于所述第二功函数层上。
14.如权利要求12或13所述的制作方法，其特征在于，所述高K栅介电层包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。
15.如权利要求12或13所述的制作方法，其特征在于，采用化学气相淀积或原子层沉积工艺形成所述高K栅介电层。
16.如权利要求12或13所述的制作方法，其特征在于，所述高K栅介电层的厚度小于60埃。
17.如权利要求12或13所述的制作方法，其特征在于，所述第一功函数层包括Pd、Pt、Co、Ni及其导电氧化物、以及Hf、Zr、Ti、Ta、Al及其合金的一种或多种。
18.如权利要求13所述的制作方法，其特征在于，所述第二功函数层包括Pd、Pt、Co、Ni及其导电氧化物、以及Hf、Zr、Ti、Ta、Al及其合金的一种或多种。
19.如权利要求12或13所述的制作方法，其特征在于，所述第一功函数层采用化学气相淀积、原子层沉积、溅射、电镀工艺形成。
20.如权利要求13所述的制作方法，其特征在于，所述第二功函数层采用化学气相淀积、原子层沉积、溅射、电镀工艺形成。
21.如权利要求12或13所述的制作方法，其特征在于，所述第一功函数层的厚度为25埃至200埃。
22.如权利要求13所述的制作方法，其特征在于，所述第二功函数层的厚度为25埃至200埃。
23.如权利要求12或13所述的制作方法，其特征在于，所述在所述栅极开口中形成具有第一厚度的牺牲块，所述牺牲块的表面低于介电保护层表面包括：
在所述第一功函数层形成之后，继续在所述第一功函数层上形成牺牲层；刻蚀所述牺牲层，只保留栅极开口中的部分牺牲层以形成具有第一厚度的牺牲块。
24.如权利要求23所述的制作方法，其特征在于，所述牺牲层为采用旋涂玻璃、底部抗反射涂层、牺牲轻吸收材料方法形成的氧化硅。
25.如权利要求23所述的制作方法，其特征在于，刻蚀所述牺牲层采用包含氧基、氟基的等离子体干法刻蚀。
26.如权利要求12或13所述的制作方法，其特征在于，部分刻蚀所述第一功函数层与高K栅介电层包括：采用湿法腐蚀所述第一功函数层与高K栅介电层，腐蚀溶液包括以下组合物中的至少一种：去离子水、氨水和过氧化氢的组合物；硫酸、过氧化氢和去离子水的组合物；磷酸、乙酸和硝酸的组合物；盐酸、过氧化氢和去离子水的组合物；盐酸、氢氟酸和去离子水的组合物；硫酸、氢氟酸和去离子水的组合物；氢氟酸和去离子水的组合物；磷酸、氢氟酸和去离子水的组合物；氟化铵、氢氟酸和去离子水的组合物；盐酸、硝酸和去离子水的组合物。
27.如权利要求26所述的制作方法，其特征在于，所述第一功函数层与高K栅介电层的腐蚀为一步完成或分步完成；在一步完成的情况下，采用相同的腐蚀溶液腐蚀所述第一功函数层与高K栅介电层，在分步完成的情况下，采用不同的腐蚀溶液腐蚀所述第一功函数层与高K栅介电层。
28.如权利要求12或13所述的制作方法，其特征在于，所述完全移除所述牺牲块，露出所述第一功函数层包括：采用湿法腐蚀工艺移除所述牺牲块。
29.如权利要求12或13所述的制作方法，其特征在于，采用物理气相淀积或电镀工艺形成所述栅极金属材料，所述栅极金属材料包括W、Al、Cu、Au、Ag。
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