CN102323877A - 基于serdes的视频处理系统 - Google Patents

Abstract

一种基于SERDES的视频处理系统，包括：中央处理器、高速通道转换扩展单元、视频数据采集单元、视频输出单元，高速通道转换扩展单元通过SERDES通道与中央处理器、视频数据采集单元、视频输出单元连接，高速通道转换扩展单元根据中央处理器的控制信号将相应的视频数据采集单元采集的视频信号通过对应的视频输出单元进行输出。根据本发明方案，无需为视频采集单元分配内存空间，不会受到系统地址空间的限制，且可以为海量的视频数据交换提供保障，使得图像的显示更为流畅。

Description

基于SERDES的视频处理系统

技术领域

本发明涉及一种视频处理系统，特别涉及一种基于SERDES的视频处理系统。

背景技术

随着大屏幕拼接墙系统在各个领域的应用越来越广泛，为了适应用户的多元化需求，需要对视频数据进行处理的处理类型也越来越多，视频数据在系统各模块之间的交换也日益紧密，从而对视频处理系统提出了新的挑战。

传统的大屏幕拼接墙的数据处理方案，是总线型处理方式，具体为：通过信号采集卡采集Video信号、RGB信号等输入图像数据后，经由PCI、PCIX等总线方式将该图像直接传输到显示卡输出显示或者传输到系统的CPU后再传输至显示卡输出显示。这种传统型方案，由于是通过系统传输到显示卡进行输出显示，每个接入设备接入时都需要为其分配内存空间，由于每个接入设备都需要占用内存空间，受到地址空间的限制，因而接入的外部端点设备，例如显卡、采集卡的个数有限，不能实现无限扩展，此外，由于PCI、PCIX是比较早的总线技术，因而当输入信号或者输出通道数量增多时，会出现总线带宽不足的情况，从而导致图像无法流畅地进行显示，随着目前需要处理的信号数量的增加，这种缺陷也越来越严重。

发明内容

针对上述现有技术中存在的问题，本发明的目的在于提供一种基于SERDES的视频处理系统，其可以不受系统地址空间的限制，为海量的视频数据交换提供保障，使得图像的显示更为流畅。

为达到上述目的，本发明采用以下技术方案：

一种基于SERDES的视频处理系统，包括：中央处理器、高速通道转换扩展单元、视频数据采集单元、视频输出单元，高速通道转换扩展单元通过SERDES通道与中央处理器、视频数据采集单元、视频输出单元连接，高速通道转换扩展单元根据中央处理器的控制信号将相应的视频数据采集单元采集的视频信号通过对应的视频输出单元进行输出。

根据上述本发明的方案，其通过采用高速通道转换扩展单元，使得中央处理器通过SERDES通道与该高速通道转换扩展单元连接，该高速通道转换扩展单元同时通过SERDES通道与视频数据采集单元、视频输出单元连接，采用这种方式，视频数据采集单元采集的数据可经由高速通道转换单元通过视频输出单元输出给指定的地址，无需发送至中央处理器，因而也无需为视频采集单元分配内存空间，不会受到系统地址空间的限制，通过高速通道转换扩展单元实现扩展与级联，且SERDES的通道速率很高(截止2008年单路SERDES通道速率已经高达20Gbps)，因而可以为海量的视频数据交换提供保障，使得图像的显示更为流畅。

附图说明

图1是本发明的基于SERDES的视频处理系统实施例的架构示意图；

图2是图1中的高速通道转换扩展单元实施例的功能框架示意图；

图3是图2中的数据通道控制中枢实施例的功能框架示意图；

图4是FPGA中数据通道动态配置的流程示意图；

图5是级联单元实施例的架构示意图。

具体实施方式

以下以其中的较佳实施例对本发明方案进行详细阐述。

参见图1所示，是本发明的基于SERDES的视频处理系统实施例的架构示意图，其包括有：中央处理器、高速通道转换扩展单元、视频数据采集单元、视频输出单元，图1所示中，以视频数据采集单元包括Video采集单元、RGB采集单元、SDI采集单元、HDMI采集单元为例进行说明，根据实际需要，视频采集单元也可以是Video采集单元、RGB采集单元、SDI采集单元、HDMI采集单元中的任意一种或者任意组合，也可以是包含其他类型的对视频数据进行采集的单元。其中，高速通道转换扩展单元通过SERDES(并串行与串并行转换器)通道与中央处理器、视频数据采集单元、视频输出单元连接，高速通道转换扩展单元根据中央处理器的控制信号将相应的视频数据采集单元采集的视频信号通过对应的视频输出单元进行输出。SERDES为并串行与串并行转换器，一路SERDES在物理通道上包含了2对高速差分对，截止2008年，SERDES的通道速率已经高达20Gbps，因而可以为视频数据的传输提供高速的数据通道。由于基于SERDES通道的协议有多种，根据实际需要，中央处理器也可以是采用各种相应的通信协议与高速通道转换扩展单元进行通信，例如PCI-E、ROCKET IO等等，在本发明实施例的说明中，是以PCI-E为例进行说明。

其中，图1所示中，中央处理器为本发明视频处理系统的核心部分，功能如同人的大脑，承担了系统的控制功能，视频信号采集单元、视频输出单元的驱动层可在中央处理器中完成，中央处理器通过驱动层和应用层软件，向高速通道转换扩展单元发送控制信号，完成对高速视频信号的调度和处理控制功能，应用层软件搭建在中央处理器之上，为客户应用提供图形化操作界面。驱动层、应用层软件的实现方式可以是采用现有技术中相同的方式，在此不予赘述。

中央处理器可控制视频信号的输入输出以及所做的各种处理，中央处理器可通过PCI-E通道与高速通道转换扩展单元进行通信，同时把各控制命令经由高速通道转换扩展单元下发到各单元。对于视频信号采集单元而言，可以是控制其视频数据的采集、数据格式的转换、视频数据的输出方向等等，同时可控制视频输出单元对视频数据的处理，包括视频数据的缩放、跨屏、去隔行处理等等。

此外，中央处理器还为视频处理系统提供需要的桌面控制信号，中央处理器的具体的控制方式可以与现有技术中的相同，在此不予赘述。

以RGB采集单元为例，在进行具体的控制输出时，中央处理器下发对RGB采集单元的控制信号，该控制信号包含指示RGB采集单元进行采集工作、所采集的数据经由哪个视频输出单元进行输出的信息，RGB采集单元根据该控制信号进行RGB数据的采集，高速通道转换扩展单元根据该控制信号建立RGB采集单元与对应的视频输出单元之间的连接，RGB采集单元采集的RGB数据通过该指定的视频输出单元进行输出。

视频信号采集单元采集的视频信号，先在采集卡(视频信号采集单元)上做视频信号的解码，处理完毕后统一成设定的视频格式，再发送给相应的视频输出单元进行处理。各视频输出单元完成对各不同类型的视频信号的统一处理和在终端的显示输出，这里的处理可以包括：图像的缩放、帧率大小的调整等等，进行显示输出时的输出图像格式为统一的格式，例如RGB格式。

上述视频信号采集单元中的任意一个单元，例如RGB采集单元、Video采集单元、SDI采集单元、HDMI采集单元等，分别可以包含有至少一个视频解码芯片和一片至少带4个高速SERDES通道的FPGA芯片，其中，视频解码芯片用于对视频数据的解码，FPGA芯片用于视频数据的格式转换、帧缓存、SERDES信号编码和发送等等。图1中所示的视频数据包括了Video信号、RGB信号、HDMI信号和SDI信号等等。

如图1所示，由于采用了SERDES通道的视频数据交换架构，各视频采集单元(Video采集单元、RGB采集单元、HDMI采集单元、SDI采集单元)均可以分别看作是一个单独的视频采样单元，通过SERDES通道和本发明的视频处理系统进行通信，因此，视频信号的采样可以非常多样化，只要系统的SERDES通道的数目足够多，就可以接入各种格式的视频采样数据的采集单元。基于这种系统架构，如果需要采集新的视频信号，只需要开发新的视频采集卡、接入到系统中即可，无需重新开发整个系统，最大限度地缩短了开发时间。

其中，上述本发明方案，还可以包括有与中央处理器连接的IP视频采集单元。IP视频采集单元采集的视频信号，由中央处理器对其进行解码后，通过SERDES通道送入视频输出单元进行输出。

高速通道转换扩展单元的主要功能是对中央处理器的PCI-E通道进行扩展和转换，由于中央处理器扩展出的PCI-E通道数目有限，若系统需要连接的采集卡和视频输出卡的数目较多的时候，将会出现PCI-E通道不够的情况，由于PCI-E的物理通道为高速SERDES，但是基于SERDES的高速通道不仅仅只有PCI-E，还包括有其他类型的接口，因而可以通过高速通道转换扩展单元来完成SEEDES的扩展与转换功能。

参见图2所示，是高速通道转换扩展单元实施例的功能框架示意图，其包含有数据通道控制中枢、以及与该数据通道控制中枢连接的设定数目路数的SERDES通道，数据通道控制中枢通过SERDES通道接收中央处理器的控制信号。其中，SERDES通道的数目，依据实际需要接入卡的数目的需要可以有不同的设定，以包含96路SERDES通道为例，按照单路SERDES通道20Gbps速率的理想情况下来计算，则可以支持高达1920Gbps的数据交换速度，可以实现视频数据的高速传输，为视频数据建立了高带宽的交换通道，实现数据交换的无延迟、可动态配置性。

以上述包含96路SERDES通道为例，这96路高速SERDES通道可分为21组，其中的16路SERDES通道为一组，直接与中央处理器相连接，用于传输来自中央处理器的各种控制信息和IP视频数据，数据通道控制中枢经由这些SERDES通道接收来自中央处理器的控制命令并执行该控制命令，选择需要进行输出的视频输出单元，或者是需要通过级联单元和另外一个视频处理系统进行级联来进行视频数据的交换。其余的80路SERDES通道可分为20组，平均每组包含4路SERDES通道，每组分别与Video采集单元、RGB采集单元、HDI采集单元、级联单元、视频输出单元等连接。

基于高速SERDES通道的协议有多种，目前常用的包括有PCI-E、ROCKETIO等等，基于此，本发明方案的各单元的实现方式也可以有多种。

参见图3所示，是数据通道控制中枢实施例的功能框架示意图，其包括有：数据交换控制单元，与数据交换控制单元连接的配置控制单元、至少一个解串单元、至少一个并串转换单元，分别与各解串单元连接的SERDES接收单元，分别与各并串转换单元连接的SERDES发送单元，SERDES接收单元接收高速视频数据，通过解串单元进行串并转换后输出到数据交换控制单元，数据交换控制单元根据配置控制单元的控制信号选择对应的并串转换单元将该串并转换后的数据转换为串行数据后，通过对应的SERDES发送单元发送出去。

数据通道控制中枢可以采用一片或者多片带有高速SERDES通道的FPGA通过编写逻辑代码来实现，所采用的FPGA芯片的多少取决于系统所需要的SERDES通道的数目、以及所选用的FPGA芯片所包含的SERDES通道的数目。工作时，SERDES接收模块接收来自视频数据采集单元的高速视频数据，该高速视频数据通过解串模块进行串并转换，串并转换后的并行视频数据送给数据交换控制单元，数据交换控制单元内部带有多个数据方向选择器，可以接收来自配置控制单元的数据方向选择控制，将解串模块输送过来的并行视频数据按照系统指导的方向送入对应的并串转换单元，经并串转换单元转换为串行数据后，通过SERDES发送单元发送出去。

相应地，在连接有IP视频采集单元来采集视频数据的情况下，上述数据通道控制中枢还包括与数据交换控制单元、配置控制单元连接的PCI-E单元，通过IP视频采集单元采集的视频数据，通过PCI-E单元从中央处理器送入数据交换控制单元，数据交换控制单元接收来自配置控制单元的控制，将该视频数据送入对应的串并转换单元，经串并转换单元转换为串行数据后，通过SERDES发送单元发送出去。

此外，上述本发明方案，还可以包括有级联单元，级联单元通过SERDES通道与高速通道转换扩展单元连接。可通过级联单元将视频信号扩展输出到另外一个视频处理系统中去，同时可通过级联单元对另外一个视频输出系统进行控制，以应对需要更多视频输出的场合，例如100多个屏左右的输出等等。此时，本发明的中央处理器还完成对高速SERDES扩展通道的配置以及扩展功能的控制。在采用级联单元进行级联时，通过中央处理器的控制，可以调整通向级联单元的数据以及对该数据的处理措施等等。

级联单元的主要功能是将两个视频处理系统连接起来，实现两者之间的通信，实现视频处理系统之间的级联。级联单元通过SERDES与本发明的视频处理系统的高速通道转换扩展单元连接。其主要接收来自另外一个视频处理系统的内部数据和将本视频处理系统的内部数据发送出去，数据以高速SERDES信号格式进行传输，带宽可以为4个SERDES。该级联单元可以看作为是SERDER传输信号的扩展卡，主要是扩展SERDES高速通道，同时对高速串行信号进行信号传输质量的调整，两个级联单元之间可以通过专用的SERDES信号线缆进行连接。图5中示出了一个具体示例中的级联单元的框架示意图，其包括有线缆接口、均衡芯片、电源单元、同步时钟输入输出，均衡芯片可以调整发送端信号的预加重或者去加重，也可以调整接收端的均衡。

上述本发明方案中的高速通道转换扩展单元、Video采集单元、RGB采集单元、SDI采集单元、HDMI采集单元、视频输出单元、级联单元等可以采用FPGA实现。在采用FPGA来实现时，每片FPGA中均有多个高速的SERDES通道，在逻辑上，可以设定将每片FPGA的4个SERDES通道绑定在一起，且可以采用8B/10B编码条件下提供10Gbps～40Gbps的双向速率，每片FPGA的逻辑内部还可以提供8x2位的控制接口，以指示当前正在发送或接收到的是控制字还是数据。此外，还可以由时钟buffer提高逻辑芯片要求的参考差分时钟，每个SERDES通道的SERDES发送端可采用设定幅度的预加重，例如20％，以减小信号高频分量因介质损耗而在收端引起的信号畸变，从而改善接收效果。

依据上述本发明方案，在一条高速SERDES通道两端，是两片FPGA，即是FPGA之间通过SERDS通道进行数据的接收和发送，为了保证通道两端的两片FPGA之间的信号同步，需要对两端的FPGA之间的同步性做相应的设定。

设定发起数据交换的一方为主设备，另外一方为从设备，SERDES通道两端的两片FPGA以主、从方式工作。当系统复位或者有数据传输命令过来后，经过逻辑的命令控制模块，主设备连续发送用于修正接收锁相环时钟的特定符号，例如“F”字符，从设备判断是否成功接收到“F”字符：若从设备没有成功接收到“F”字符，则无数据通道建立；若从设备成功接收到“F”字符，则从设备发送“F”字符以使主设备的接收时钟同步。主设备判断每个通道是否都进入接收时钟同步状态，若是，则开始发送通道绑定序列。从设备确定接收通道绑定完成后，停止向主设备发送“F”字符而改发通道绑定序列，使主设备也完成接收绑定。此时主设备、从设备都维持在通道绑定状态，并且间歇发送锁相环同步“F”字符以维持接收时钟同步。

若有一侧进入失同步状态，上述同步、绑定过程将由主设备再次发起。在进行具体设定时，帧的数据段长度可以固定为2K(8Byte)，数据段结束后为8字节的CRC校验值，如果接收的CRC错误，则将该帧丢弃。任何一方要发送数据帧时，便在帧的首尾各插入一个空闲时隙，并在发送完成后继续维持同步状态。通过上述方法可以建立起各个FPGA之间的高速有效的数据传输通道。

在进行数据交换控制时，在数据交换控制单元中，对于每路输入的数据通道均有一个数据方向控制寄存器，控制软件可以操作该寄存器，实现每路输入数据可以到任意一路输出通道。为了能正确反馈通道当前使用状况，还可以专门设立与数据方向控制寄存器同步的数据方向状态寄存器，当方向控制寄存器数据改变时，在下一个时间节拍下方向状态寄存器同时发生改变。数据方向控制寄存器为只写寄存器，数据方向状态寄存器为只读寄存器。数据通道动态配置的流程可如图4所示。

图4所示中，在进行数据通道的动态配置时，具体的过程可以是：

系统上电复位后，在正常运行过程中，系统下发控制命令到FPGA，FPGA对该命令进行解析，如果是通道配置命令则向数据方向控制寄存器进行写入，否则执行其他操作；写入后，读出方向状态寄存器的数值对数据通道配置是否成功进行判断，若配置成功则完成动态配置；若配置失败，则判断该该次命令的配置次数，若超过设定的配置次数均没有配置成功，则向系统报错，若没有超过设定的配置次数则跳转至重新写入方向控制寄存器。

以上所述的本发明实施方式，仅仅是对本发明较佳实施例的详细说明，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。

Claims (10)

1.一种基于SERDES的视频处理系统，其特征在于，包括：中央处理器、高速通道转换扩展单元、视频数据采集单元、视频输出单元，高速通道转换扩展单元通过SERDES通道与中央处理器、视频数据采集单元、视频输出单元连接，高速通道转换扩展单元根据中央处理器的控制信号将相应的视频数据采集单元采集的视频信号通过对应的视频输出单元进行输出。

2.根据权利要求1所述的基于SERDES的视频处理系统，其特征在于，所述高速通道转换扩展单元包括：数据通道控制中枢、与该数据通道控制中枢连接的设定数目路数的SERDES通道，数据通道控制中枢通过SERDES通道接收中央处理器的控制信号。

3.根据权利要求2所述的基于SERDES的视频处理系统，其特征在于，所述数据通道控制中枢包括：数据交换控制单元，与数据交换控制单元连接的配置控制单元、至少一个解串单元、至少一个并串转换单元，分别与各解串单元连接的SERDES接收单元，分别与各并串转换单元连接的SERDES发送单元，SERDES接收单元接收高速视频数据，通过解串单元进行串并转换后输出到数据交换控制单元，数据交换控制单元根据配置控制单元的控制信号选择对应的并串转换单元将该串并转换后的数据转换为串行数据后，通过对应的SERDES发送单元发送出去。

4.根据权利要求3所述的基于SERDES的视频处理系统，其特征在于，所述数据交换控制单元包括数据方向控制寄存器、数据方向状态寄存器，数据交换控制单元根据接收的通道配置命令向数据方向控制寄存器进行写入后，读出方向状态寄存器的数值，根据该数值判断数据通道配置是否成功：若配置成功则完成动态配置；若配置失败，判断该次命令的配置次数是否超过设定的配置次数，若是则报错，若否则跳转至重新写入数据方向控制寄存器。

5.根据权利要求1所述的基于SERDES的视频处理系统，其特征在于，还包括：通过SERDES通道与所述高速通道转换扩展单元连接的级联单元，该基于SERDES的视频处理系统通过该级联单元与下一级的基于SERDES的视频处理系统连接。

6.根据权利要求1所述的基于SERDES的视频处理系统，其特征在于，还包括与中央处理器连接的IP视频采集单元。

7.根据权利要求1至6任意一项所述的基于SERDES的视频处理系统，其特征在于，所述视频数据采集单元包括：Video采集单元、RGB采集单元、SDI采集单元、HDMI采集单元中的任意一种或者任意组合。

8.根据权利要求7所述的基于SERDES的视频处理系统，其特征在于，高速通道转换扩展单元、Video采集单元、RGB采集单元、SDI采集单元、HDMI采集单元、视频输出单元采用FPGA实现，所述高速通道扩展转换单元是基于FPGA芯片的SERDES交叉。

9.根据权利要求8所述的基于SERDES的视频处理系统，其特征在于，同一SERDES两端的两片FPGA采用主从模式进行通信，发起数据交换的FPGA为主设备。

10.根据权利要求1至9任意一项所述的基于SERDES的视频处理系统，其特征在于，中央处理器通过PCI-E协议与高速通道转换扩展单元进行通信。

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