CN102315137A

CN102315137A - 芯片线路扇出方法及薄膜芯片装置

Info

Publication number: CN102315137A
Application number: CN2010106103836A
Authority: CN
Inventors: 萧兆志; 李柏青
Original assignee: Novatek Microelectronics Corp
Current assignee: Novatek Microelectronics Corp
Priority date: 2010-07-08
Filing date: 2010-12-17
Publication date: 2012-01-11
Anticipated expiration: 2030-12-17
Also published as: TW201203406A; CN102315137B; TWI429000B

Abstract

本发明公开了一种芯片线路扇出方法，包含：在一薄膜上安装一芯片；在该薄膜上形成多个外引脚结合点，其中该多个外引脚结合点根据一突块对应顺序来排列；在该芯片上形成多个连外突块，其中该多个连外突块根据一突块排列顺序来排列；以及形成多条连外线路，以将该多个外引脚结合点依据该突块对应顺序来连接至该多个连外突块；其中该突块对应顺序不同于该突块排列顺序。

Description

芯片线路扇出方法及薄膜芯片装置

技术领域

本发明涉及一种芯片线路扇出方法及相关的薄膜芯片装置。

背景技术

随着电路制造技术的演进，集成电路芯片已不限于安装在传统的印刷电路板(Printed Circuit Board，PCB)上，举例来说，集成电路芯片也可安装于薄膜上。这种封装技术称为“薄膜芯片”(Chip on Film，COF)封装技术。

请参考图1，图1为现有技术一薄膜芯片封装的扇出(fan out)布局示意图。在图1中，一芯片100上的连外突块(bump)B1～BN通过一薄膜110上的线路L1～LN而连接至外引脚结合点(Outer Lead Bond，OLB)O1～ON，外引脚结合点O1～ON可连接至传统的印刷电路板或液晶显示(LiquidCrystal Display，LCD)面板等硬件装置。由于线路L1～LN仅可扇出于单一层薄膜110上，连外突块B1～BN的顺序须与外引脚结合点O1～ON一致，以利于线路布局。在图1中，为了维持信号传输的质量，线路的间距与一折角θ皆严格限制。也就是说，若线路的折角θ小于一门限角度，则该线路不符合芯片应用商对硬件的要求，而无法将对应的连外突块扇出至外引脚结合点。因此，连外突块B1～BN的位置必须妥善分配，尽可能将所有连外突块B1～BN扇出至外引脚结合点。除此之外，薄膜110的大小与芯片100在薄膜110上的位置也严格受限，因此，仅有一限定数量之内的连外突块可扇出至外引脚结合点。

为了增加可扇出的连外突块数目，常见的解决方案是扩大芯片100的面积，如图2所示的芯片200。如此一来，连外突块配置的空间与弹性增加，使得线路的折角θ得以增加，以符合硬件实现对折角θ的要求。除了增加芯片的面积外，传统上也另外通过调整连外突块的位置及在芯片单边上的连外突块的数量，来克服折角θ对线路扇出的限制。举例来说，线路折角θ太小的连外突块可移至芯片的其它侧。

然而，无论是增加芯片面积或调整芯片上的突块位置的方法皆涉及芯片内部集成电路的重新布局，不符合缩小芯片及降低设计成本的趋势。

因此，如何以更经济的方法克服薄膜上线路的折角对芯片扇出形成的限制，已成为业界的努力目标之一。

发明内容

本发明所要解决的技术问题是提供一种芯片线路扇出方法及相关的薄膜芯片装置，其能大幅地增加芯片扇出的弹性及有效降低芯片扇出成本。

为解决上述技术问题，根据本发明的一个方面，提供一种芯片线路扇出方法，包含：在一薄膜上安装一芯片；在该薄膜上形成多个外引脚结合点，其中该多个外引脚结合点根据一突块对应顺序来排列；在该芯片上形成多个连外突块，其中该多个连外突块根据一突块排列顺序来排列；以及形成多条连外线路，以将该多个外引脚结合点依据该突块对应顺序来连接至该多个连外突块。该突块对应顺序不同于该突块排列顺序，且该多条连外线路不交错。

根据本发明的另一方面，提供一种薄膜芯片装置，包含：一薄膜、一芯片以及多条连外线路。该薄膜包含多个外引脚结合点，该多个外引脚结合点根据一突块对应顺序来排列。该芯片则包含多个连外突块，该多个连外突块根据一突块排列顺序来排列。多条连外线路用来将多个外引脚结合点依据该突块对应顺序来连接至该多个连外突块。该突块对应顺序不同于该突块排列顺序，且该多条连外线路不交错。

根据本发明的另一方面，提供一种芯片线路扇出方法，包含：在一薄膜上安装一芯片；在该薄膜上形成多个外引脚结合点；在该芯片上形成多个连外突块；以及形成多条连外线路，以将该多个外引脚结合点分别连接至该多个连外突块，其中该多条连外线路当中的至少一条将该多个连外突块当中的至少一个连接至该多个外引脚结合点当中在空间上排列不相对应的至少一个。

根据本发明的另一方面，提供一种薄膜芯片装置，包含：一薄膜，包含多个外引脚结合点；一芯片，包含多个连外突块；以及多条连外线路，分别连接于该多个外引脚结合点与该多个连外突块之间，其中该多个连外突块当中的至少一个被连接至该多个外引脚结合点当中在空间上排列不相对应的至少一个。

本发明改变外引脚结合点与连外突块之间排列顺序的对应关系，以克服线路折角及其它硬件限制。通过将部分的连外线路绕经芯片的底部或周围，连外线路拥有更大的布局弹性，使得芯片线路的扇出可以最经济、便捷的线路布局的完成。

附图说明

图1为现有技术一薄膜芯片封装的扇出布局示意图。

图2为现有技术另一薄膜芯片封装的扇出布局示意图。

图3至图7为不同实施例的薄膜芯片装置的示意图。

图8为一实施例的线路扇出流程示意图。

其中，附图标记说明如下：

30、40、50、60、70 薄膜芯片装置

80 线路扇出流程

100、200、300、400、500 芯片

110、310、410、510 薄膜

800、802、804、806、808、810 步骤

312、412、512、O1～ON、P₁’～P_p’、外引脚结合点

Q₁’～Q_q’、R₁’～R_r’、K₁’～

K_k’、A₁’～A_a’、B₁’～B_b’、

C₁’～C_c’、D₁’～D_d’、E₁’～E_e’、

F₁’～F_f’、G₁’～G_g’、H₁’～H_h’、

I₁’～I_i’、J₁’～J_j’、L₁’～L₁’、

M₁’～M_m’、N₁’～N_n’

320、L1～LN、LQ₁～LQ_q、LK₁～LK_k连外线路

SLQ₁～SLQ_q、SLK₁～SLK_k 线段

θ 折角

302、402、502、B1～BN、P₁～P_p、连外突块

Q₁～Q_q、R₁～R_r、K₁～K_k、A₁～A_a、

B₁～B_b、C₁～C_c、D₁～D_d、E₁～E_e、F₁～

F_f、G₁～G_g、H₁～H_h、I₁～I_i、J₁～J_j、

L₁～L₁、M₁～M_m、N₁～N_n

VQ₁～VQ_q、VK₁～VK_k、VB₁～VB_b、虚拟连外突块

VF₁～VF_f、VG₁～VG_g、VJ₁～VJ_j VL₁～VL₁

具体实施方式

与公知技术中外引脚结合点必须依照连外突块的排列顺序来连接至连外突块不同，在下述实施例中，外引脚结合点并不会依照连外突块的排列顺序来连接至连外突块。换言之，外引脚结合点与连外突块彼此在相连上的对应关系，并不等于彼此在空间上排列的对应关系。若明确地加以定义，外引脚结合点依据一“突块对应顺序”来排列，该突块对应顺序代表外引脚结合点与连外突块在互相连接上的对应关系，而连外突块依照一“连外突块排列顺序”来排列，则连外突块对应顺序不等于连外突块排列顺序。

相较于公知技术永远依循着连外突块对应顺序必须等于连外突块排列顺序的限制而言，下述实施例并不固守上述限制，故克服了公知技术所遭遇的线路折角问题，并能大幅地增加芯片扇出的弹性，从而能在不增加芯片面积下有效降低芯片扇出成本。以下所列举的数个实施例会作对细节作更多描述。

请参考图3，图3为依据一实施例的一薄膜芯片装置30的示意图。薄膜芯片装置30包含一薄膜310、一芯片300及多条连外线路320。薄膜310包含多个外引脚结合点312，用来连接至外部硬件装置，例如印刷电路板、液晶显示面板等。芯片300装配于薄膜310之上，并且芯片300包含多个连外突块302，连外突块302通过连外线路320而对外连接至这些外引脚结合点312。连外线路320彼此间优选不相交错。

在这个实施例中，靠近芯片300下侧的连外突块Q₁～Q_q，并非连接至靠近连接到靠近芯片300下侧的外引脚结合点，反而是连接到靠近芯片300另一侧(即上侧)的外引脚结合点Q₁’～Q_q’。若以较具体的顺序来定义连外突块302与外引脚结合点312在空间上的相对关系，则连外突块302以突块排列顺序…P₁～P_p→R₁～R_r→Q₁～Q_q…来排列，而外引脚结合点312则以突块对应顺序…P₁’～P_p’→Q₁’～Q_q’→R₁’～R_r’…来排列。这意谓着，外引脚结合点312所连接的连外突块的顺序为…→P₁～P_p→Q₁～Q_q→R₁～R_r。因此，突块排列顺序…P₁～P_p→R₁～R_r→Q₁～Q_q→…与突块对应顺序…→P₁’～P_p’→Q₁’～Q_q’→R₁’～R_r’→…并不相同。换言之，外引脚结合点312并不会依照连外突块302的排列顺序…P₁～P_p→R₁～R_r→Q₁～Q_q→…来连接至连外突块302。

如此一来，薄膜芯片装置30不再限制外引脚结合点312与连外突块302的排列顺序须一致，因此连外突块302及连外线路320布局的自由度大幅增加，使得能在不更改芯片300面积或位置的情况下，就能满足各连外线路L1～LN的折角θ均大于一门限角度的硬件规范。结果，这个实施例的布局方式能够轻易解决现有技术中薄膜110的线路扇出布局受限于折角θ的问题。

如图3所示，为在连外线路320不交错的前提下达到不相同的突块排列顺序与突块对应顺序，连外突块Q₁～Q_q所相关联的连外线路LQ₁～LQ_q不像其它连外线路直接向外延伸，反而是先延伸进入芯片内部再往外延伸。换言之，连外突块Q₁～Q_q可具有额外的线段SLQ₁～SLQ_q绕经芯片300的底部由连外突块302所包围的中心区域，并通过虚线所表示的虚拟连外突块VQ₁～VQ_q来朝向芯片300外部延伸。这些虚拟连外突块VQ₁～VQ_q并无任何输入或输出芯片内部信号的功能，而仅作为方便固定线路之用。在其它实施例中，虚线表示的虚拟连外突块也可能不存在，而仅占据芯片上的部分区域。在此情况下，连外线路LQ₁～LQ_q直接连接连外突块Q₁～Q_q至外引脚结合点Q₁’～Q_q’。

简言之，通过将连外线路LQ₁～LQ_q绕经芯片300的底部，突块排列顺序与突块对应顺序可不相同，且不影响芯片300的功能。值得注意的是，在图3中，以连外线路LQ₁～LQ_q绕线经过芯片300的底部的中心区域来举例说明，但在其它实施例中，连外线路LQ₁～LQ_q可以绕经芯片300的顶部、周围或其它任何区域，只要能达到不相同的突块排列顺序与突块对应顺序即可。

图3的薄膜芯片装置30仅说明最简单的绕线布局的一实施例。实际上，在其它实施例中，也可应用至多组的连外线路。如图4所示，其为另一实施例的薄膜芯片装置的示意图。在图4的薄膜芯片装置40中，两组连外线路LQ₁～LQ_q、LK₁～LK_k分别用来将芯片某一侧(譬如下侧)的连外突块Q₁～Q_q、K₁～K_k连接至接近另一侧(譬如上侧)的对应的外引脚结合点Q₁’～Q_q’、K₁’～K_k’。结果，若以较具体的顺序来定义连外突块402与外引脚结合点412在空间上的相对关系，则外引脚结合点412的排列顺序…P₁’～P_p’→Q₁’～Q_q’→K₁’～K_k’→R₁’～R_r’→…与连外突块402的排列顺序……P₁～P_p→R₁～R_r→K₁～K_k→Q₁～Q_q→……不同。同样地，两组连外线路LQ₁～LQ_q、LK₁～LK_k可不直接往芯片400的外部延伸，反而是先往芯片400内部延伸，而分别具有额外的线段SLQ₁～SLQ_q、SLK₁～SLK_k通过虚拟连外突块VQ₁～VQ_q、VK₁～VK_k来延伸到芯片400外部。

除了连接芯片两相对边上的连外突块外，连外线路也可连接芯片某一边上的连外突块至一相邻边上的连外突块。如图5所示，其为另一实施例的薄膜芯片装置的示意图。在图5的薄膜芯片装置50中，两不同长边上的连外突块K₁～K_k、Q₁～Q_q通过连外线路LK₁～LK_k、LQ₁～LQ_q连接至短边上的虚拟连外突块VK₁～VK_k、VQ₁～VQ_q，以使用更便捷的路径连接至外引脚结合点K₁’～K_k’、Q₁’～Q_q’。结果，外引脚结合点512的排列顺序为…→P₁’～P_p’→Q₁’～Q_q’→K₁’～K_k’→R₁’～R_r’→…，连外突块502的排列顺序为…→P₁～P_p→R₁～R_r→K₁～K_k→Q₁～Q_q→…，两者并不相同。同样地，两组连外线路LQ₁～LQ_q、LK₁～LK_k可不直接往芯片400的外部延伸，反而是先往芯片400内部延伸，而分别具有额外的线段SLQ₁～SLQ_q、SLK₁～SLK_k通过虚拟连外突块VQ₁～VQ_q、VK₁～VK_k来延伸到芯片400外部。

此外，突块对应顺序与突块排列顺序不相对应的技术特征也可应用至同一边的连外突块。如图6所示，其为另一实施例的薄膜芯片装置的示意图。在图6的薄膜芯片装置60中，连外突块K₁…K_r与Q₁…Q_q并未依照与突块在空间上排列的对应关系来连接至分别较近的外引脚结合点Q₁’～Q_q’与K₁’…K_k’，反而是彼此对调，分别连接至较远处的外部引线接点K₁’…K_k’与Q₁’…Q_q’。若以较具体的顺序来定义连外突块402与外引脚结合点412在空间上的相对关系，则突块对应顺序为…→P₁’～P_p’→K₁’～K_k’→Q₁’～Q_q’→R₁’ ～R_r’→…，而突块排列顺序为…→P₁～P_p→Q₁～Q_q→K₁～K_k→R₁～R_r→…，彼此并不相同。同样地，连外线路LK₁…LK_k不直接往外延伸，反而先延伸进入芯片内部，再通过同一侧的虚拟突块区域VK₁…VK_k来往芯片外部延伸。

此外，图3至图6的各实施例的特征也可以任何搭配与组合的方式来实施。举例而言，如图7所示的一薄膜芯片装置70中，图3至图6所示的连外线路扇出布局方法被综合、重复使用。在这个实施例中，突块对应顺序为：A₁’～Aa’→B₁’～B_b’→C₁’～C_c’→D₁’～D_d’→E₁’～E_e’→F₁’～F_f’→G₁’～G_g’→H₁’～H_h’→I₁’～I_i’→J₁’～J_j’→K₁’～K_k’→L₁’～L₁→M₁’～M_m’→N₁’～N_n’→…，而突块排列顺序则为：A₁～A_a→C₁～C_c→K₁～K_k→J₁～J_j→D₁～D_d→G₁～G_g→F₁～F_f→E₁～E_e→H₁～H_h→I₁～I_i→M₁～M_m→N₁～N_n→L₁～L₁→B₁～B_b→…，彼此并不相同，以便在符合硬件限制的前提下，以最经济、便捷的路径完成线路扇出布局。

须注意的是，在图3至图7中的所有的连外线路，皆能满足薄膜上的折角皆须大于门限角度的要求，以符合薄膜线路的硬件限制。此外，连外线路也可绕经芯片的顶部、周围等任何区域，而不限于芯片底部，只要能使突块排列顺序与突块对应顺序不同即可。此外，上述各实施例的扇出布局皆可应用在芯片中的任意连外突块，例如用于输入电源的电源连外突块、用于输入信号的输入信号连外突块，或用于输出信号的输出信号连外突块…等等，而不限定于特别功能的连外突块。

图3至图7中的薄膜芯片装置的线路布局配置可归纳为一线路扇出流程80，如图8所示。线路扇出流程80包含下列步骤：

步骤800：开始。

步骤802：在薄膜上装配一芯片。

步骤804：在薄膜上形成多个外引脚结合点，该多个外引脚结合点以一突块对应顺序来排列。

步骤806：在芯片上形成多个连外突块，该多个连外突块以一突块排列顺序来排列。

步骤808：在不交错的前提下来形成多条连外线路，以根据突块对应顺序所定义的对应关来将外引脚结合点连接至连外突块。

步骤810：结束。

类似地，突块对应顺序不同于突块排列顺序。线路扇出流程80的其它细节可参考前述，故在此不赘述。

在现有技术中，由于要求连外突块对应顺序必须等于连外突块排列顺序，因此连外线路的扇出布局受限于芯片位置、芯片大小及薄膜大小。若连外突块的数量众多，线路折角θ易小于门限角度，而无法满足芯片应用商对薄膜线路的规范。即使通过增加芯片面积或调整连外突块位置，使线路折角θ大于门限角度，也涉及芯片内部集成电路的重新布局，不符合缩小芯片及降低设计成本的趋势。相较之下，上述实施例改变外引脚结合点与连外突块之间排列顺序的对应关系，以克服线路折角及其它硬件限制。通过将部分的连外线路绕经芯片的底部或周围，连外线路拥有更大的布局弹性，使得芯片线路的扇出可以最经济、便捷的线路布局的完成。

综上所述，通过改变外引脚结合点与连外突块之间的对应关系，可克服线路折角及其它硬件限制，进而以最经济、便捷、弹性的线路布局完成芯片线路的扇出。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种芯片线路扇出方法，包含：

在一薄膜上安装一芯片；

在该薄膜上形成多个外引脚结合点，其中该多个外引脚结合点根据一突块对应顺序来排列；

在该芯片上形成多个连外突块，其中该多个连外突块根据一突块排列顺序来排列；以及

形成多条连外线路，以将该多个外引脚结合点依据该突块对应顺序来连接至该多个连外突块，

其特征在于，该突块对应顺序不同于该突块排列顺序，且该多条连外线路不交错。

2.如权利要求1所述的芯片线路扇出方法，其特征在于，进一步包括在该芯片上形成一个或多个虚拟连外突块，以及形成该多条连外线路的步骤包括使该多条线路当中的一条或多条通过该一个或多个虚拟连外突块。

3.如权利要求1所述的芯片线路扇出方法，其特征在于，该多条连外线路当中的至少一条先往芯片内部的方向延伸再往芯片外部的方向延伸。

4.如权利要求1所述的芯片线路扇出方法，其特征在于，该多条连外线路当中的至少一条绕经该芯片的底部、顶部、与周围当中的至少一个。

5.如权利要求1所述的芯片线路扇出方法，其特征在于，该多条连外线路当中的每一条在该薄膜上的折角均大于一门限角度。

6.如权利要求1所述的芯片线路扇出方法，其特征在于，该多个连外突块当中的每一个是一电源连外突块、一输出信号连外突块与一输入信号连外突块之一。

7.如权利要求1所述的芯片线路扇出方法，其特征在于，该多个连外突块当中接近该芯片的第一侧上的至少一个连接至该多个外引脚结合点当中接近该芯片的第二侧上的至少一个。

8.如权利要求1所述的芯片线路扇出方法，其特征在于，该多个连外突块当中接近该芯片的第一侧上的至少一个连接至该多个外引脚结合点当中接近该芯片的第一侧上且在空间排列上不相对应的至少一个。

9.一种薄膜芯片装置，包含：

一薄膜，包含多个外引脚结合点，该多个外引脚结合点根据一突块对应顺序来排列；

一芯片，包含多个连外突块，该多个连外突块根据一突块排列顺序来排列；以及

多条连外线路，用来将该多个外引脚结合点依据该突块对应顺序来连接至该多个连外突块，

10.如权利要求9所述的薄膜芯片装置，其特征在于，该芯片进一步包括一个或多个虚拟连外突块，以及该多条线路当中的一条或多条通过该一个至多个虚拟连外突块。

11.如权利要求9所述的薄膜芯片装置，其特征在于，该多条连外线路当中的至少一条先往芯片内部的方向延伸再往芯片外部的方向延伸。

12.如权利要求9所述的薄膜芯片装置，其特征在于，该多条连外线路中当中的至少一条绕经该芯片的底部、顶部与周围之一。

13.如权利要求9所述的薄膜芯片装置，其特征在于，该多条连外线路当中的每一条在该薄膜上的折角均大于一门限角度。

14.如权利要求9所述的薄膜芯片装置，其特征在于，该多个连外突块当中的每一个是一电源连外突块、一输出信号连外突块与一输入信号连外突块之一。

15.如权利要求9所述的薄膜芯片装置，其特征在于，该多个连外突块当中接近该芯片的第一侧上的至少一个连接至该多个外引脚结合点当中接近该芯片的第二侧上的至少一个。

16.如权利要求9所述的薄膜芯片装置，其特征在于，该多个连外突块当中接近该芯片的第一侧上的至少一个连接至该多个外引脚结合点当中接近该芯片的第一侧上且在空间排列上不相对应的至少一个。

17.一种芯片线路扇出方法，包含：

在一薄膜上安装一芯片；

在该薄膜上形成多个外引脚结合点；

在该芯片上形成多个连外突块；以及

形成多条连外线路，以将该多个外引脚结合点分别连接至该多个连外突块，其特征在于，该多条连外线路当中的至少一条将该多个连外突块当中的至少一个连接至该多个外引脚结合点当中在空间上排列不相对应的至少一个。

18.一种薄膜芯片装置，包含：

一薄膜，包含多个外引脚结合点；

一芯片，包含多个连外突块；以及

多条连外线路，分别连接于该多个外引脚结合点与该多个连外突块之间，

其特征在于，该多个连外突块当中的至少一个被连接至该多个外引脚结合点当中在空间上排列不相对应的至少一个。