CN102299137A - 半导体器件和制造该器件的方法 - Google Patents

Abstract

一种半导体器件，包括第一、第二和第三导电线，每一个均具有在衬底上形成并沿着第一方向延伸的各自的线部分，并且具有从所述各自的线部分的端部沿着不同于第一方向的方向延伸的各自的分支部分。中间导电线的分支部分被置于外部导电线的各自的分支部分之间，并且比外部导电线的各自的分支部分短，从而接触焊盘可以和导电线的这些分支部分整体形成。

Description

半导体器件和制造该器件的方法

相关申请的交叉引用

本申请要求2010年6月28日在韩国知识产权局递交的No.10-2010-0061267号韩国专利申请的优先权，其内容通过引用被完全包含于此。

技术领域

本申请一般地涉及半导体器件，更具体地，涉及包括具有以高集成密度形成的线部分和分支部分的导电线的半导体器件。

背景技术

为了高集成密度，期望以精细图案形成导电线。期望的导电线宽度可能小于使用光刻工艺(photolithography process)能够实现的分辨率的范围。

因此，使用现有光刻工艺但具有小于单独使用常规光刻工艺能够实现的尺度的制造高度集成的电路结构的方法令人期望。具体来说，为了制造高度集成的电路结构，期望形成具有这种小尺度的导电线。

发明内容

因此，使用从缓冲结构和缓冲层形成的用于达成小于单独使用光刻工艺能够实现的尺度的掩膜图案形成导电线。

根据本发明的一个方面的半导体器件包括第一、第二和第三导电线。第一导电线包括在衬底之上形成并沿第一方向延伸的第一线部分，并且包括从所述第一线部分的端部沿着不同于所述第一方向的方向延伸的第一分支部分。第二导电线包括在所述衬底之上形成并沿着所述第一方向延伸的第二线部分，并且包括从所述第二线部分的端部沿着不同于所述第一方向的方向延伸的第二分支部分。第三导电线，包括在所述衬底之上形成并沿着所述第一方向延伸的第三线部分，并且包括从所述第三线部分的端部沿着不同于所述第一方向的方向延伸的第三分支部分。所述第三分支部分被置于所述第一和第二分支部分之间，并且比所述第一和第二分支部分短。

在本发明的范例实施例中，所述第三分支部分比所述第一和第二分支部分至少短了所述半导体器件的焊盘大小。

在本发明的另一个范例实施例中，所述第一、第二和第三线部分在所述衬底的存储器单元区域中彼此平行地延伸。

在本发明的进一步的范例实施例中，所述第一、第二和第三线部分中的每一个均具有第一宽度，并且其中，所述第一、第二和第三线部分彼此间隔所述第一宽度。

在本发明的又一范例实施例中，所述第三线部分比所述第一线部分长并且比所述第二线部分短。

在本发明的进一步的范例实施例中，所述第一、第二和第三分支部分在所述衬底的连接区域中彼此平行地延伸。

在本发明的又一范例实施例中，所述第一和第二分支部分之间的距离至少是所述第一、第二和第三线部分中的每一个的宽度的九倍。

在本发明的进一步的范例实施例中，所述第一、第二和第三分支部分沿着垂直于所述第一方向的方向延伸。

在本发明的又一范例实施例中，所述第三导电线还包括从所述第三分支部分与所述第三线部分平行地延伸的连接部分。

在本发明的进一步的范例实施例中，所述半导体器件还包括第一、第二和第三接触焊盘。第一接触焊盘耦合到所述第一分支部分，第二接触焊盘耦合到所述第二分支部分，并且第三接触焊盘耦合到所述第三分支部分。所述第一、第二和第三接触焊盘被彼此分离地形成。

在本发明的范例实施例中，所述第一接触焊盘被与所述第一分支部分整体形成，所述第二接触焊盘被与所述第二分支部分整体形成，并且，所述第三接触焊盘被与所述第三分支部分整体形成。

在本发明的进一步的范例实施例中，所述第一、第二和第三导电线被配置为作为所述半导体器件的一部分形成的存储单元块的字线或者位线。

在本发明的又一范例实施例中，所述半导体器件还包括第四导电线，包括在所述衬底之上形成并沿着所述第一方向毗邻所述第二线部分延伸的第四线部分，并且包括从所述第四线部分端部沿着不同于所述第一方向延伸的第四分支部分。所述第四分支部分比所述第二分支部分短，并且，所述第四线部分比所述第二线部分长。

根据本发明的另一方面的一种半导体器件包括衬底并包括多个导电线组，衬底包括存储器单元区域和连接区域。每一个导电线组均包括各自的第一、第二和第三导电线。这些第一、第二和第三导电线被和上面列举的本发明的范例实施例类似地形成。

根据本发明进一步的方面的一种制造半导体器件的方法包括在衬底的存储器单元区域和连接区域之上形成第一掩膜层。在所述第一掩膜层之上形成缓冲结构，并且，所述缓冲结构包括沿着第一方向在所述存储器单元区域中延伸的线部分和从所述线部分沿着不同于所述第一方向的第二方向在所述连接区域中延伸的至少一个分支部分。沿着所述缓冲结构的侧壁形成间隔结构，并去除所述缓冲结构。使用所述间隔结构作为掩膜来图案化所述第一掩膜层以形成第一掩膜图案。

随后，在所述第一掩膜图案上淀积缓冲层，并且在所述缓冲层的至少一个凹处内形成第二掩膜图案。使用第一和第二掩膜图案的置于所述存储器单元区域中的部分来图案化至少一个导电线的线部分。而且，使用第一和第二掩膜图案的置于所述连接区域中的部分来图案化至少一个导电线的分支部分。

根据本发明的范例实施例，所述间隔结构被形成为围绕所述缓冲结构的环。

在本发明的另一范例实施例中，所述缓冲结构的所述分支部分从所述缓冲结构的所述线部分沿着从所述第一方向垂直的所述第二方向延伸。

在本发明的进一步的范例实施例中，所述缓冲结构具有F形或者反F形。在本发明的范例实施例中，所述缓冲结构包括分离开所述导电线宽度的四倍的两个分支部分。

在本发明的另一范例实施例中，使用所述第一和第二掩膜图案置于所述连接区域中的部分来图案化第一、第二和第三导电线。这些第一、第二和第三导电线被和上面列举的本发明的范例实施例类似地形成。

在本发明进一步的范例实施例中，修剪所述第一掩膜图案的利用所述缓冲结构的所述分支部分形成的部分，以使所述第三分支部分比所述第一和第二分支部分短。

在本发明的另一范例实施例中，宽掩膜图案被用于图案化分别和第一、第二和第三分支部分是整体的第一、第二和第三接触焊盘。

在本发明进一步的范例实施例中，是F形的另一缓冲结构被用于形成第四导电线。在这种情况下，每一缓冲结构包括分离开所述导电线宽度的四倍的各自的两个分支部分。此外，缓冲结构包括分离开所述导电线宽度的五倍的各自的线部分。

以这种方式，形成了具有小于单独使用光刻工艺能够实现的尺度的导电线。此外，导电线包括以用于形成整体接触焊盘的充足间隔排列的分支部分。

通过考虑下列与附图一起给出的本发明的详细描述，将更好地理解本发明的这些和其他特征和益处。

附图说明

图1是具有根据本发明范例实施例形成的导电线的存储器器件的框图；

图2是根据本发明的范例实施例被包括在图1的存储器器件中的存储器单元阵列的电路图；

图3示出了根据本发明范例实施例形成的集成电路图案的布局；

图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M是剖视图，根据本发明的范例实施例示出了使用缓冲层图案化图3的集成电路的一部分的步骤；

图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L是剖视图，根据本发明的替换实施例示出了使用缓冲层以精细尺度图案化图3的集成电路的一部分的步骤；

图6A、6B、6C和6D是剖视图，根据本发明范例实施例示出了图案化集成电路结构的步骤；

图7A、7B、7C、7D和7E是剖视图，根据本发明范例实施例示出了在半导体衬底中图案化沟槽的步骤；

图8是根据本发明范例实施例的半导体器件的导电结构的平面图；

图9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B和21C是平面图和剖视图，根据本发明的范例实施例示出了制造图8的导电结构的一部分的步骤；

图22A、22B、23A、23B、24A和24B是平面图和剖视图，根据本发明的替换实施例示出了制造图8的导电结构的一部分的步骤；

图25是根据本发明的替换实施例的半导体器件的导电结构的平面图；

图26A、26B、26C、27A、27B、27C、28A、28B、28C、29A、29B、29C、30A、30B、30C、31A、31B、31C、32A、32B、32C、33A、33B、33C、34A、34B、34C、35A、35B、35C、36A、36B、36C、37A、37B和37C是平面图和剖视图，根据本发明的实施例示出了制造图25的导电结构的一部分的步骤；

图38是包括根据本发明的实施例形成的半导体器件的存储器卡的框图；和

图39是包括存储器卡的存储器系统的框图，所述存储器卡包括根据本发明的实施例形成的半导体器件。

这里参考的附图是为了说明的清晰而绘制，并且不一定按比例绘制。除非另外声明，否则在图1、2、3、4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L、4M、5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K、5L、6A、6B、6C、6D、7A、7B、7C、7D、7E、8、9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B、21C、22A、22B、23A、23B、24A、24B、25、26A、26B、26C、27A、27B、27C、28A、28B、28C、29A、29B、29C、30A、30B、30C、31A、31B、31C、32A、32B、32C、33A、33B、33C、34A、34B、34C、35A、35B、35C、36A、36B、36C、37A、37B、37C、38和39中具有相同参考标号的元素指示具有类似结构和/或功能的元素。

具体实施方式

现在参考附图更全面地描述本发明的范例实施例。但是，本发明可以用很多不同的形式具体实施，并且不应被理解为限于这里给出的实施例。

图1是根据本发明的范例实施例的存储器器件100的框图。图2是根据本发明的范例实施例包括在图1的存储器器件100中的存储器单元阵列110的电路图。

参考图1和图2，存储器器件100是例如NAND闪存(flash memory)器件，并且包括由密集集成的存储器单元组成的存储器单元阵列110。存储器器件100也包括用于访问和驱动存储器单元阵列110的外围电路，例如X解码器120、Y解码器130和Y路径电路140。

X解码器120选择要被访问的存储器单元阵列110的字线WL，例如，字线WL₀、WL₁...、WL_m-1和WL_m其中之一。Y解码器130选择要被激活的存储器单元阵列110的位线BL，例如位线BL₀、BL₁...、BL_n-1和BL_n其中之一。连接到存储器单元阵列110的Y路径电路140根据Y解码器130的输出确定位线路径。

参考图2，存储器单元阵列110包括多个单元串，并且每一个单元串10包括多个串联连接的存储器单元12。每一个串10中的存储器单元12的栅电极被分别连接到字线WL₀、WL₁...、WL_m-1和WL_m。每一个单元串也包括连接到地选择线GSL的各自的地选择晶体管14，并包括连接到串选择线SSL的各自的串选择晶体管16。

如图2中所示，这些晶体管14和16在单元串10的各自的端部耦合，用于在单元串10的存储器单元12间给位线BL₀、BL₁...、BL_n-1和BL_n和公共源极线CSL提供电气连接。利用这多个单元串10，分别连接到字线WL₀、WL₁...、WL_m-1和WL_m的存储器单元12一起形成了页或者字节单元。

对于读或写操作，为了访问存储器器件100中的存储器单元12其中之一，存储器单元12的字线WL₀、WL₁...、WL_m-1和WL_m的对应一个与位线BL₀、BL₁...、BL_n-1和BL_n的对应一个被X解码器120和Y解码器130激活。

为了高集成密度，NAND闪存器件具有多个串联连接的存储器单元。以NAND闪存器件近来的设计规则，为了减小的芯片尺寸，期望以更小的尺度制造存储器器件，导致了闪存器件的集成电路中减小的图案化结构的间距。

因此，本发明的实施例涉及使用曝光设备和可获得的光刻工艺来图案化具有这样的细间距的集成电路结构。这样的集成电路结构被以充足的工艺裕度(process margin)形成。

图3根据本发明的范例实施例示出了以细间距图案化的半导体器件200的布局。在图3中，半导体器件200包括高密度区域A和低密度区域B。高密度区域A可以是单元阵列区域，例如用于形成图1的单元阵列110。低密度区域B可以是用于形成驱动在高密度区域A中形成的单元阵列的外围电路的外围电路区域或者核心区域。或者，低密度区域B也可以是拥有具有更大尺度的器件的单元阵列区域的一部分。

进一步参考图3，高密度区域A包括多个具有相对较小的第一宽度W1并且相互平行地延伸的线图案210。线图案210彼此分离开相对较小的第一距离D1。

低密度区域B包括具有相对较大的第二宽度W2的宽图案220。例如，多个线图案210和宽图案220用于形成单元阵列区域和外围电路区域中的有源区域。或者，线图案210在单元阵列区域中形成了细导电线，并且宽图案220在外围电路区域或者单元阵列区域中形成具有相对较宽的宽度的导电结构。或者，宽图案220可以形成对齐标记(alignment key)。

图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M是剖视图，根据本发明的范例实施例示出了使用缓冲层图案化图3的集成电路的一部分的步骤。例如，图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M是沿着高密度区域A中的线X1-X1’和沿着低密度区域B中的线X2-X2’的剖视图，示出了在制造图3的半导体器件200期间的方法步骤。

参考图4A，在衬底300的高密度区域A和低密度区域B中顺序形成了特征层310和第一掩膜层320。此外，在第一掩膜层320上形成多个第一缓冲结构330。在本发明的范例实施例中，衬底300是半导体衬底，例如硅衬底。

特征层310由例如用于形成衬底300的有源区或者其他区域的各种材料组成。或者，特征层310由金属、半导体或者绝缘材料组成。特征层310可以是用于限定衬底300上的图案或者特征层之下的另一层材料(未示出)的掩膜层。例如在这种情况下，特征层310由氧化硅层和氮化硅层中的至少一个组成。

进一步参考图4A，高密度区域中的特征层310包括第一区域310A和第二区域310B，每一个均具有各自的宽度，所述宽度至少是作为结果的集成电路图案的目标宽度的三倍。在低密度区域B中，特征层310包括与第一区域310A和第二区域310B分开布置的第三区域310C。

目标宽度可以是要被制造的半导体器件的最小特征尺寸1F。在本发明的范例实施例中，第一区域310A和第二区域310B每一个均具有至少是三倍1F的宽度，例如3F。

第一掩膜层320由具有不同于特征层310的蚀刻选择性的材料组成。例如，在本发明的范例实施例中，第一掩膜层320由多晶硅组成。

第一缓冲结构330在高密度区域A中在第一掩膜层320上形成，而不在低密度区域B中形成。在特征层310的第二区域310B之上，以3F宽度在第一掩膜层320上形成第一缓冲结构330。第一缓冲结构330被具有3F宽度的第一区域310A彼此分离。在第一缓冲结构330之间的这些第一区域310A处暴露出第一掩膜层320。

第一缓冲结构330由具有不同于第一掩膜层320的蚀刻选择性的材料组成。例如，第一缓冲结构330由无定形碳或者具有相对较高的碳含量的碳氢化合物组成，所述较高的碳含量是碳氢化合物或其衍生物的总重量的大约85％到大约95％的重量。这种碳氢化合物也称为旋涂硬掩膜(spin-on hardmask，SOH)。

根据本发明的范例实施例，为了形成用于第一缓冲结构330的这种旋涂硬掩膜(SOH)，在第一掩膜层320上形成了有机化合物层。例如通过旋转涂敷(spin coating)或者其他淀积工艺，这样的有机化合物层被形成为具有从大约

到大约

的厚度。

有机化合物层由包含芳族环，例如苯基、苯或者萘，或者其衍生物的碳氢化合物组成。有机化合物层由具有基于其总重量按重量从大约85％到大约95％的相对较高的碳含量的材料组成。

在淀积以后，有机化合物层被以从大约150℃到大约350℃的温度烘焙大约60秒以形成含碳层。这样的含碳层再次被以从大约300℃到550℃的温度烘焙大约30到300秒来硬化。利用这种硬化，从含碳层形成的结构在随后的可能以大约400℃或者更高的相对较高的温度执行的制造步骤期间、或者当在含碳层上形成另一层材料时不变形。使用光刻工艺图案化被硬化的含碳层以形成第一缓冲结构330。

参考图4B，淀积间隔层340以覆盖区域A中第一缓冲层330和区域B中第一掩膜层320的暴露的表面。在本发明的范例实施例中，间隔层340的厚度等于目标宽度1F。

间隔层340由例如具有不同于第一缓冲结构330和第一掩膜层320的蚀刻选择性的氧化物的材料组成。可以执行原子层淀积(atomic layer deposition，ALD)工艺以便均匀地淀积间隔层340。具体来说，在本发明的范例实施例中，可以通过在室温到大约75℃执行ALD工艺来形成间隔层340。

参考图4C，通过回蚀刻间隔层340直到第一掩膜层320的上表面被暴露为止，在高密度区域A中在第一缓冲结构330的侧壁形成多个间隔340S。每一间隔340S覆盖第一掩膜层320的上表面的一部分，并且每一间隔均具有目标宽度1F。

可以使用CxFy气体或者CHxFy气体来蚀刻间隔层340，其中x和y均是在1到10的范围内的整数。或者，可以使用氧气O₂和氩气Ar中的至少一个的混合物作为蚀刻气体。例如，CxFy气体可以是C₃F₆、C₄F₆、C₄F₈、或C₅F₈其中之一，并且CHxFy气体可以是例如CHF₃或者CH₂F₂其中之一。氧气可以被添加到蚀刻气体以便去除蚀刻过程期间产生的聚合物副产品并分解CxFy气体。氩气可以被添加到蚀刻气体作为运载气体并导致离子轰击。

通过在蚀刻腔(未示出)内产生上述蚀刻气体的等离子体，间隔层340可以在等离子体氛围中蚀刻。或者，可以在不具有等离子体产生的氛围中使用蚀刻气体蚀刻间隔层340。例如，可以使用C₄F₆、CHF₃、O₂、和Ar的混合物作为蚀刻间隔掩膜层340的蚀刻气体。在这种情况下，在本发明的范例实施例中，以C₄F₆∶CHF₃∶O₂∶Ar为大约1∶6∶2∶14的体积比提供C₄F₆、CHF₃、O₂、和Ar的同时，基于等离子体的干法蚀刻工艺在大约30mTorr的压力下被执行几秒或者几十秒。

参考图4D，第一缓冲结构330被利用蚀刻选择性去除，以使间隔340s和第一掩膜层320不被去除。例如，当第一缓冲结构330由SOH(旋涂硬掩膜)材料组成时，为了去除第一缓冲结构330可以执行灰化和剥离工艺。或者，可以通过执行干法或者湿法蚀刻工艺来去除第一缓冲结构330。

参考图4E，通过使用间隔340s作为蚀刻掩膜图案化第一掩膜层320，在高密度区域A中形成多个第一掩膜图案320P。在图4E中，高密度区域A中的第一掩膜图案320P包括最外面的第一掩膜图案320P(E)。

根据本发明的范例实施例，第一掩膜图案320P中的每一个的宽度等于目标宽度1F。特征层310不在第一掩膜图案320P下面的部分在区域310A和310B中暴露。在图4E中，第一掩膜图案320P之间的间隙交替地具有1F和3F的宽度。还是在图4E中，在低密度区域B中，特征层310的上表面完全暴露。

参考图4F，特征层310在高密度区域A和低密度区域B中暴露的部分被从特征层310的上表面去除第一深度R1以形成特征层310的下表面310R。可以执行干法蚀刻以便在特征层310上形成这样的下表面310R。

例如，可以通过在上面参考图4E描述的第一掩膜层320的干法蚀刻期间形成第一掩膜图案320P以后，连续地过蚀刻特征层310的暴露部分以形成下表面310R。或者，在形成第一掩膜层320P以后可以执行额外的干蚀刻工艺以形成下表面310R。

在本发明的范例实施例中，第一深度R1等于目标宽度1F。但是，不形成下表面310R从而在这种情况下不执行图4F的步骤也可以实践本发明。

参考图4G，在高密度区域A和低密度区域B中，第二缓冲层350被淀积在第一掩膜图案320P暴露的表面上以及特征层310的下表面310R上。例如，为了均匀地淀积第二缓冲层350，在从室温到大约500℃的范围中执行原子层淀积(ALD)工艺。这种用于形成第二缓冲层350的淀积温度可以等于或者大于用于形成图4B中的间隔层340的温度。

在本发明的范例实施例中，第二缓冲层350由和特征层310相同的材料组成。例如，第二缓冲层350由氧化硅组成。

在图4E中，在高密度区域A中第一掩膜图案320P之间的间隙交替地具有1F和3F的宽度。因此在图4G中，如果第二缓冲层350的厚度大约是目标宽度1F，则第一区域310A上，第一掩膜图案320P之间的具有1F宽度的间隙被第二缓冲层350完全填充。

此外，在图4G中那种情况下，在第二区域310B上，在第一掩膜图案320P之间具有3F宽度的间隙被第二缓冲层350部分地填充。因此，在第二区域310B上，在第一掩膜图案320P之间，在第二缓冲层350中形成了凹陷间隙354，每一个凹陷间隙均具有1F的宽度。

参考图4H，在高密度区域A和低密度区域B中，第二掩膜层360被淀积在第二缓冲层350上。在第二区域310B上第一掩膜图案320P之间，第二掩膜层360完全填充第二缓冲层350中的凹陷间隙354。第二掩膜层360由具有不同于第二缓冲层350的蚀刻选择性的材料组成。例如，第二掩膜层360由多晶硅组成。

参考图4I，通过回蚀刻第二掩膜层360的上部直到第二缓冲层350的上表面暴露、而第二掩膜层360的材料仍留在凹陷间隙354中，形成多个第二掩膜图案360P。第二掩膜层360的这种回蚀刻可以被控制，以使第二掩膜图案360P的上表面和第一掩膜图案320P的上表面平齐(level)。

形成第二掩膜图案360P以后，第二掩膜层360的不期望的剩余物360P_X可能在覆盖最外面的第一掩膜图案320P(E)的第二缓冲层350的侧壁上。参考图4J，形成了第三掩膜层364以覆盖第二掩膜图案360P，同时暴露剩余物360P_X。随后，使用第三掩膜层364和第二掩膜层350作为蚀刻掩膜去除暴露的剩余物360P_X。

第三掩膜层364由光刻胶(photoresist)图案组成。可以执行湿法或干法者各向同性蚀刻工艺来去除剩余物360P_X。在去除剩余物360P_X以后，覆盖最外面的第一掩膜图案320P(E)的第二缓冲层350的侧壁被暴露。

参考图4K，第三掩膜层364被去除，并且可以在第一掩膜图案320P和第二掩膜图案360P上执行修剪工艺(未示出)。利用这种修剪工艺，第一掩膜图案320P和第二掩膜图案360P的不期望的部分可被去除。

还是在图4K中，在高密度区域A和低密度区域B中，形成了覆盖第二掩膜层350的第四掩膜层366。此外，在低密度区域B中，形成了覆盖第四掩膜层366在第三区域310C上的上表面的一部分的第五掩膜图案368。

第四掩膜层366由具有不同于第二缓冲层350和特征层310的蚀刻选择性的材料组成。例如，第四掩膜层366由旋涂硬掩膜(SOH)组成。第五掩膜图案368由具有不同于第四掩膜层366的蚀刻选择性的材料组成。例如，第五掩膜图案368是光刻胶图案。根据本发明的范例实施例，第五掩膜图案368的宽度大于目标宽度1F。

参考图4L，通过使用第五掩膜图案368作为蚀刻掩膜对第四掩膜层366进行各向异性蚀刻，在第三区域310C上形成覆盖第二缓冲层350的第四掩膜图案366P。根据本发明的范例实施例，第四掩膜图案366P的宽度大于目标宽度1F。

参考图4M，使用第一掩膜图案320P、第二掩膜图案360P和第四掩膜图案366P作为蚀刻掩膜来图案化第二缓冲层350。此外，通过蚀刻掉特征层310的在图案化第二缓冲层350之后暴露的部分来形成多个特征图案310P。

在高密度区域A中，特征图案310P包括多个第一特征图案310P1，其具有目标宽度1F并间隔开目标宽度1F。在低密度区域B中，特征图案310P还包括比目标宽度1F宽的第二特征图案310P2。这些特征图案310P可以形成图3中的半导体器件200的线图案210和宽图案220。在图4M中，第二缓冲层350的剩余部分、第一掩膜图案320P、第二掩膜图案360P以及第四掩膜图案366P可以被进一步去除。

尽管未示出，但是在某些情况下，在高密度区域A中，第一特征图案310P1的宽度可以变化。例如，图4M中示出的作为结果的结构的剖面结构可以根据处理条件变化。具体来说，在图4M中，在高密度区域A中和第二掩膜图案360P毗邻的第二缓冲层350的上部可以具有圆滑的轮廓，和图4L中所示不同。此外，第一掩膜图案320P和第二掩膜图案360P之间的第二缓冲层350的高度可以根据位置变化。

而且，依据处理条件，第二掩膜图案360P的上表面可以不和第一掩膜图案320P的上表面平齐。因此，在图4L中，当使用第一掩膜图案320P和第二掩膜图案360P作为蚀刻掩膜蚀刻第二缓冲层350时，并且当特征层310随后被在图4M中被图案化时，第一特征图案310P1的剖面轮廓可以和图4M不同。

例如，两个毗邻的第一特征图案310P1的剖面轮廓可以彼此线对称(line-symmetrical)。此外，第一特征图案310P1的侧壁可以大致垂直，或者可以倾斜。此外，两个毗邻的第一特征图案310P1可以具有彼此不同的宽度，并且第一特征图案310P1之间的距离可以不同。

图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L是剖视图，根据本发明的替换实施例示出了使用缓冲层以精细尺度图案化图3的集成电路的一部分的步骤。例如，图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L是沿着高密度区域A中的线X1-X1’和沿着低密度区域B中的线X2-X2’的剖视图，示出了用于形成图3的半导体器件200的步骤。

在图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L中，和图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M中相同的参考标号代表相同的元素，因此不重复对其操作或者特性的描述。

参考图5A，在衬底400上，在高密度区域A和低密度区域B中顺序形成特征层410和第一掩膜层420。此外，在第一掩膜层420上形成多个第一缓冲结构430。衬底400是半导体衬底，例如硅衬底。

图5A的特征层410和第一掩膜层420分别和图4A的特征层310和第一掩膜层320类似。在高密度区域A中，特征层410包括第一区域410A和第二区域410B，每一个均至少比目标宽度1F宽3倍。在低密度区域B中，特征层410也包括与第一区域410A和第二区域410B分开布置的第三区域410C。

在图5A的范例实施例中，第一区域410A和第二区域410B每一个均具有至少是目标宽度1F的3倍的宽度。例如，第一区域410A具有5F的宽度，并且第二区域410B具有3F的宽度。在高密度区域A中，而不在低密度区域B中，在第一掩膜层420上形成第一缓冲结构430。

在特征层410的第二区域410B之上，形成具有和第二区域410B相同的宽度3F的第一缓冲结构430。第一缓冲结构430被分开第一区域410A的宽度5F。在第一缓冲结构430之间，第一掩膜层420布置在第一区域410A之上的部分被暴露。图5A的第一缓冲结构430由和图4A的第一缓冲结构相同的材料组成。

参考图5B，在高密度区域A和低密度区域B中，间隔层440被均匀地淀积在第一缓冲结构430和第一掩膜层420被暴露的表面上。在本发明的范例实施例中，间隔层440的厚度等于目标宽度1F。图5B的间隔层440类似于图4B的间隔层340。

参考图5C，通过回蚀刻间隔层440直到第一掩膜层420的上表面的部分被暴露为止，在高密度区域A中，在第一缓冲结构430的侧壁形成多个间隔440S。每一个间隔440S均被形成以便以目标宽度1F覆盖第一掩膜层420的上表面的一部分。

参考图5D，第一缓冲结构430被和上面参考图4D所描述的类似地去除。参考图5E，和上面参考图4E所描述的类似，通过使用间隔440S作为蚀刻掩膜在高密度区域A和低密度区域B中图案化第一掩膜层420，在高密度区域A中形成多个第一掩膜图案420P。在图5E中，在高密度区域A中形成的第一掩膜图案420P包括最外面的第一掩膜图案420P(E)。

根据本发明的范例实施例，每一个第一掩膜图案420P的宽度等于目标宽度1F。特征层410的第一区域410A和第二区域410B的部分被交替地暴露在第一掩膜图案420P之间，其中第一掩膜图案420P之间的距离是3F。还是在图5E中，在第一掩膜图案420P形成以后，在低密度区域B中，特征层410的上表面被完全暴露。

参考图5F，和上面参考图4F描述的类似，特征层410在高密度区域A和低密度区域B中暴露的部分被从特征层410的上表面去除了第一深度R1，以便形成特征层410的下表面410R。在本发明的范例实施例中，第一深度R1等于目标宽度1F。但是，当不执行图5F的步骤时，不形成下表面410R也可以实践本发明。

参考图5G，在高密度区域A和低密度区域B中，第二缓冲层450被均匀地淀积在第一掩膜图案420P的上表面和侧壁上以及特征层410的下表面410R上。图5G的第二缓冲层450被和图4G的第二缓冲层350类似地形成。

在高密度区域A中，第一掩膜图案420P之间的每一间隙具有宽度3F。如果第二缓冲层450的厚度是目标宽度1F，则在第一区域410A和第二区域410B上的第一掩膜图案420P之间的每一间隙被第二缓冲层450部分地填充。此外，在第二区域410B上的第一掩膜图案420P之间，在第二缓冲层450中形成每一个均具有1F宽度的多个凹陷间隙454。

参考图5H，在高密度区域A和低密度区域B中，第二掩膜层460被淀积在第二缓冲层450上。形成第二掩膜层460以便完全填充第二缓冲层450在第一掩膜图案420P之间的凹陷间隙454。图5H的第二掩膜层460类似于图4H的第二掩膜层360。

参考图5I，第二掩膜层460被回蚀刻，直到第二缓冲层450的上表面被暴露为止，以便在高密度区域A内的凹陷间隙454中形成多个第二掩膜图案460P。图5I的这种回蚀刻工艺可以被控制，以使第二掩膜图案460P的上表面和第一掩膜图案420P的上表面平齐。

在高密度区域A中形成第二掩膜图案460P以后，第二掩膜层460的不期望的剩余物460P_X可能存在于覆盖最外面的第一掩膜图案420P(E)的第二缓冲层450的侧壁上。参考图5J，形成了第三掩膜层464以完全覆盖第二掩膜图案460P，同时在高密度区域A中暴露剩余物460P_X。此后，在图5J中，使用第三掩膜层464和第二掩膜层450作为蚀刻掩膜去除暴露的剩余物460P_X，和上面参考图4J描述的类似。

参考图5K，和上面参考图4K和图4L描述的类似，去除第三掩膜层464，并且形成第四掩膜图案466P以覆盖第二缓冲层450在特征层410的第三区域410C之上的部分。图5K的第四掩膜图案466P类似于图4L的第四掩膜图案366P。在本发明的范例实施例中，第四掩膜图案466P的宽度大于目标宽度1F。

尽管未示出，但是在形成第四掩膜图案466P之前，可以执行修剪工艺以便去除第一掩膜图案420P和第二掩膜图案460P的不期望的部分。

参考图5L，和上面参考图4M描述的类似，通过使用第一掩膜图案420P、第二掩膜图案460P和第四掩膜图案466P作为蚀刻掩膜图案化第二缓冲层450和特征层410，形成多个特征图案410P。特征图案410P包括高密度区域A中的多个第一特征图案410P1和低密度区域B中的第二特征图案410P2。第一特征图案410P1每一个均具有目标宽度1F，并且彼此分开目标宽度1F。第二特征图案410P2比目标宽度1F宽。

在本发明的范例实施例中，特征图案410P可以形成图3的半导体器件200的线图案210和宽图案220。在图5L中，如果需要可以去除第二缓冲层450的剩余部分、第一掩膜图案420P、第二掩膜图案460P和第四掩膜图案466P。

利用和图5L中所示形状不同的图5L的作为结果的结构可以实践本发明。例如，第一特征图案410P1的宽度可以随着工艺改变而变化。具体来说，在图5K中，第二缓冲层450和第二掩膜图案460P毗邻的某些上部在高密度区域A中可以具有更圆滑的轮廓450。因此，第二缓冲层450在第一掩膜图案420P和第二掩膜图案460P之间的部分的高度可以根据位置而变化。

而且，依据工艺变化，第二掩膜图案460P的上表面可以不和第一掩膜图案420P的上表面平齐。在这种情况下，当使用第一掩膜图案420P和第二掩膜图案460P作为蚀刻掩膜蚀刻第二缓冲层450时，并且当第二缓冲层450下面的特征层410也被图案化时，第一特征图案410P1的剖面轮廓可以不同。

例如，两个毗邻的第一特征图案410P1的剖面轮廓可以彼此线对称。又例如，第一特征图案410P1的侧壁可以大致垂直，或者可以从垂直倾斜。此外，两个毗邻的第一特征图案410P1可以具有彼此不同的宽度，并且第一特征图案410P1之间的距离可以不同。

图6A、6B、6C和6D是剖视图，根据本发明的范例实施例示出了图案化例如多个导电图案510P的集成电路结构的步骤。使用和上面参考图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M所描述的类似地制造的特征图案310P，在衬底500上形成这些导电图案510P(见图6D)。

在图6A、6B、6C和6D中，和图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M的那些相同的参考标号代表相同的元素，因此，不重复对其操作或者特性的描述。

参考图6A，衬底500包括高密度区域A和低密度区域B。在衬底500的高密度区域A和低密度区域B上形成导电层510，并且在导电层510上形成硬掩膜层520。接着，和上面参考图4A描述的类似，在硬掩膜层520上顺序地形成特征层310、第一掩膜层320和第一缓冲结构330。

根据本发明的范例实施例，衬底500可以是例如硅衬底的半导体衬底。导电层510由掺杂多晶硅、金属和金属氮化物中的至少一个组成。例如，如果存储器器件的字线由导电层510形成，则导电层510由TaN、TiN、W、WN、HfN和钨的硅化物(tungsten silicide)中的至少一个组成。根据本发明的范例实施例，如果存储器器件的位线由导电层510形成，则导电层510由掺杂多晶硅或者金属组成。

硬掩膜层520可以是单个层或者具有彼此不同的蚀刻特性的至少两个硬掩膜层的堆叠结构。在本发明的范例实施例中，硬掩膜层520由氧化物、氮化物或者其组合组成。例如，如果特征层310是氧化物层，则硬掩膜层520是氮化物层或者多晶硅层。但是，本发明不限于此，并且，本发明可被一般化为硬掩膜层520由具有和特征层310不同的蚀刻选择性的材料组成。

参考图6B，在高密度区域A和低密度区域B中，在硬掩膜层520上形成了特征图案310P，和图4M类似。特征图案310P包括高密度区域A中的第一特征图案310P1和低密度区域B中的第二特征图案310P2。第一特征图案310P1每一个均具有目标宽度1F，并且分隔开目标宽度1F。第二特征图案310P2比目标宽度1F宽。

参考图6C，通过使用特征图案310P作为蚀刻掩膜图案化硬掩膜层520，在高密度区域A和低密度区域B中形成多个硬掩膜图案520P。参考图6D，通过使用硬掩膜图案520P作为蚀刻掩膜图案化导电层510，形成多个导电图案510P。

导电图案510P包括高密度区域A中的多个第一导电图案510P1和低密度区域B中的第二导电图案510P2。第一导电图案510P1每一个均具有目标宽度1F，并且彼此分开目标宽度1F。第二导电图案510P2比目标宽度1F宽。第一导电图案510P1和第二导电图案510P2可以分别形成图3的半导体器件200的线图案210和宽图案220。

利用和图6D中所示形状不同的图6D的作为结果的结构可以实践本发明。例如，第一导电图案510P1的宽度可以随着工艺改变变化。具体来说，图6B的第一特征图案310P1的剖面轮廓可以根据位置变化。

此外，硬掩膜图案520P和第一导电图案510P1的剖面轮廓可以和图6C和图6D中所示不同。例如，两个毗邻的第一导电图案510P1的剖面轮廓可以彼此线对称。又例如，第一导电图案510P1的侧壁可以大致垂直，或者可以从垂直倾斜。此外，两个毗邻的第一导电图案510P1可以具有彼此不同的宽度，并且第一导电图案510P1之间的距离可以不同。

导电图案520P已被描述为使用根据图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M的步骤制造的特征图案310P形成。但是，本发明不限于此，并且，导电图案510P可以使用根据图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L制造的特征图案410P形成。

图7A、7B、7C、7D和7E是剖视图，根据本发明的范例实施例示出了在半导体衬底中图案化图7D的沟槽610T的步骤。在本发明的范例实施例中，这些沟槽610T用于使用根据图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M形成的特征图案310P形成衬底600的隔离区域。

在图7A、7B、7C、7D和7E中，和图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M中相同的那些参考标号代表相同的元素，因此不重复对其操作或特性的描述。

参考图7A，衬底600包括高密度区域A和低密度区域B。此外，在高密度区域A和低密度区域B中形成焊盘氧化物层602，并且，在焊盘氧化物层602上形成硬掩膜层604。然后，和上面参考图4A描述的类似，高密度区域A和低密度区域B中，在硬掩膜层604上顺序地形成特征层310、第一掩膜层320和多个第一缓冲结构330。

在本发明的范例实施例中，衬底600可以是例如硅衬底的半导体衬底。硬掩膜层604可以是单个层或者具有彼此不同的蚀刻特性的至少两个硬掩膜层的堆叠结构。例如，在本发明的范例实施例中，硬掩膜层604由氧化物、氮化物或者其组合组成。

参考图7B，通过执行上面参考图4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M描述的工艺，在高密度区域A和低密度区域B中，在硬掩膜层604上形成多个特征图案310P。特征图案310P包括高密度区域A中的第一特征图案310P1和低密度区域B中的第二特征图案310P2。第一特征图案310P1每一个均具有目标宽度1F，并且分隔开目标宽度1F。第二特征图案310P2比目标宽度1F宽。

参考图7C，通过使用特征图案310P作为蚀刻掩膜，在高密度区域A和低密度区域B中图案化硬掩膜层604，形成多个硬掩膜图案604P。参考图7D，通过使用硬掩膜图案604P作为蚀刻掩膜蚀刻掉衬底600和焊盘氧化物层602暴露的部分，在高密度区域A和低密度区域B中形成多个沟槽610T。

沟槽610T包括高密度区域A中的多个第一沟槽610T1和低密度区域B中的多个第二沟槽610T2。在多个有源区600A之间形成第一沟槽610T1。每一个第一沟槽610T1和有源区600A均具有目标宽度1F。在多个有源区600B之间形成第二沟槽610T2。每一个第二沟槽610T2和有源区600B均具有大于目标宽度1F的宽度。

参考图7E，利用填充沟槽610T的绝缘材料形成了隔离图案620I。隔离图案620I包括高密度区域A中的多个第一隔离图案620I1和低密度区域B中的多个第二隔离图案620I2。在有源区600A之间形成具有目标宽度1F的第一隔离图案620I1。在有源区600B之间形成具有大于目标宽度1F的宽度的第二隔离图案620I2。

高密度区域A中的有源区600A可以形成图3的半导体器件200的多个线图案210。低密度区域B中的有源区600B可以形成图3的半导体器件200的宽图案220。

利用和图7E中所示形状不同的图7E的作为结果的结构也可以实践本发明。例如，在高密度区域A中第一沟槽610T1的宽度可以随着工艺改变而变化。此外，图7B的第一特征图案310P1中的每一个的剖面轮廓可以根据工艺改变而变化。在这种情况下，使用第一特征图案310P1产生的硬掩膜图案604P和第一沟槽610T1的剖面轮廓可以和图7D所示的不同。

例如，两毗邻的第一沟槽610T1的剖面轮廓可以彼此线对称。又例如，第一沟槽610T1中的任何一个的侧壁可以不是相互对称的。此外，两毗邻的第一沟槽610T1可以具有彼此不同的宽度，并且第一沟槽610T1之间的距离可以不同。

图7E的集成电路结构在这里已被描述为使用和4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M类似的工艺步骤形成。但是，当使用和图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L类似的工艺步骤形成图7E的集成电路结构时也可以实践本发明。

图8是根据本发明的范例实施例的半导体器件的导电结构的平面图。可以利用使用本发明上面的实施例中描述的缓冲结构和层的精细图案化的方法制造这种半导体器件。

图8示出了存储器单元区域800A的一部分、连接区域800B和外围电路区域800C的布局。存储器单元区域800A具有存储器器件，例如其中制造的NAND闪存器件。连接区域800B用于连接存储器单元区域800A的单元阵列的多个导电线。导电线可以是存储器单元区域800A的单元阵列的字线或者位线。连接区域800B把这些导电线连接到外部电路(未示出)，例如解码器。在外围电路区域800C中形成外围电路导电图案870。

在存储器单元区域800A中形成多个存储器单元块840，但是为了描述和图示简洁，在图8中示出了一个范例存储器单元块840。在存储器单元块840中，形成图2的一个单元串10的多个导电线M00、M01、M02、...M63、M64和M65在串选择线SSL和地选择线GSL之间沿着第一方向(例如X轴方向)平行延伸。多个导电线M00、M01、M02、...M63、M64和M65从存储器单元区域800A延伸到连接区域800B。

为了把导电线M00、M01、M02、...M63、M64和M65连接到外部电路(未示出)，形成了例如818、828和838的各自的接触焊盘(在图8中以虚线描绘出轮廓)以便在连接区域800B中耦合到各自导电线M00、M01、M02、...M63、M64和M65。例如，各自的接触焊盘被和导电线M00、M01、M02、...M63、M64和M65中的每一个整体形成。

导电线M00、M01、M02、...M63、M64和M65在同一平面上形成，并且被组织为多个导电线组MG1、MG2、...MG21和MG22，每一个导电线组均由三个导电线组成。导电线组MG1、MG2、...MG21和MG22中的每一个均包括第一导电线810、第二导电线820以及在第一导电线810和第二导电线820之间的第三导电线830。

图8示出了一个包括22个导电线组的存储器单元块840的例子。但是，本发明不限于此，并且，利用一个具有其他数量的导电线组，例如小于或者大于22个导电线组的存储器单元块也可以实践本发明。

第一导电线810包括第一线部分812和第一分支部分814。第一线部分812沿着第一方向(图8中的X轴方向)从存储器单元区域800A延伸到连接区域800B。第一分支部分814在连接区域800B中形成，从第一线部分812的一端沿着不同于第一方向的方向(例如垂直沿着Y轴方向)延伸。

第二导电线820包括第二线部分822和第二分支部分824。第二线部分822和第一线部分812平行地从存储器单元区域800A延伸到连接区域800B。第二分支部分824在连接区域800B中形成，从第二线部分822的一端沿着不同于第一方向的方向(例如垂直沿着Y轴方向)延伸。

第三导电线830包括第三线部分832和第三分支部分834。第三线部分832在第一线部分812和第二线部分822之间平行延伸。第三分支部分834在第一分支部分814和第二分支部分824之间形成，从第三线部分的一端沿着不同于第一方向的方向(例如垂直沿着Y轴方向)延伸。

第三分支部分834比第一分支部分814和第二分支部分824短。在本发明的范例实施例中，第三分支部分834比第一分支部分814和第二分支部分824至少短半导体器件的焊盘大小。例如，焊盘大小对应于接触焊盘818、828和838中的每一个的大小。

第一分支部分814、第二分支部分824和第三分支部分834分别垂直于第一线部分812、第二线部分822和第三线部分832延伸。但是，本发明不限于此，并且，第一、第二和第三分支部分814、824和834沿着各种方向分别从第一、第二和第三线部分812、822和832延伸也可以实践本发明。

在每一导电线组中，沿着第一方向(图8中的X轴方向)，第三线部分832比第一线部分812长，比第二线部分822短。

第三导电线830还可以包括连接部分836，在连接区域800B中，连接部分836从第三分支部分834与第三线部分832平行地延伸。依据形成图8的半导体器件的图案的方法，可以形成或者不形成连接部分836。

第一、第二和第三导电线810、820和830中的每一个在存储器单元区域800A和连接区域800B中均具有宽度WF1。这样的宽度WF1可以等于半导体器件的最小特征尺寸1F。第一、第二和第三导电线810、820和830之间的距离也等于1F。

导电线组MG1、MG2、...MG21和MG22的最外面的导电线可以是不起到导体作用的假导电线(dummy conductive line)。例如，在图8中，毗邻地选择线GSL的第一最外面导电线M00和毗邻串选择线SSL的第二最外面导电线M65可以是假导电线。

串选择线SSL和地选择线GSL具有各自的宽度WF2和WF3，它们每一个均大于宽度WF1。在地选择线GSL和最外面的导电线M00之间的距离是大约1F，并且在串选择线SSL和最外面的导电线M65之间的距离也是大约1F。

在连接区域800B中，多个导电线组MG1、MG2、...MG21和MG22中的每一个均包括和第一导电线810整体形成的第一接触焊盘818、和第二导电线820整体形成的第二接触焊盘828，以及和第三导电线830整体形成的第三接触焊盘838。例如，第一、第二和第三接触焊盘818、828和838被分别和第一、第二和第三分支部分814、824和834整体形成。根据本发明的范例实施例，第一、第二和第三接触焊盘818、828和838被彼此分离地形成。

在图8中，根据本发明的范例实施例，导电线M00、M01、M02、...M63、M64和M65、串选择线SSL、地选择线GSL、第一、第二和第三接触焊盘818、828和838，以及外围电路导电图案870由相同的材料组成。根据本发明的范例实施例，外围电路导电图案870是外围电路晶体管的栅电极。

根据本发明的范例实施例，第一、第二和第三导电线810、820和830是存储器单元区域800A中的存储器单元的字线。另外，导电线M00、M01、M02、...M63、M64和M65是存储器单元区域800A中的存储器单元的位线。在这种情况下，串选择线SSL和地选择线GSL可被省略。

在连接区域800B中，第一分支部分814和第二分支部分824之间的距离DF1至少是每一导电线的宽度WF1的九倍。例如，距离DF1等于或大于9F。导电线组的第一分支部分814和毗邻导电线组的第二分支部分824之间的距离DF2至少是每一导电线宽度WF1的四倍。例如，距离DF2等于或者大于4F。这样的距离DF1和DF2对于导致防止接触焊盘818、828和838之间的短路的充足设计裕度是有益的。

图9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B和21C是根据本发明的范例实施例示出制造图8的导电结构的一部分的步骤的平面图和剖视图。

具体来说，图9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A和21A是图8的矩形区域IX的平面图。图9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B和21B是分别沿着图9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A和21A中的线BY-BY′以及图8中的外围电路区域800C的线9X-9X′所取的剖面图。图9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C和21C是分别沿着图9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A和21A中的线CX-CX′和线CY-CY′所取的剖视图。

这些工艺步骤被描述成包括图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M的类似工艺步骤。在这些图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L、4M、9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B和21C中相同的参考标号代表相似的元素，因此，不重复对其操作或者特性的描述。

参考图9A、9B和9C，可以是硅衬底的衬底900包括图8的存储器单元区域800A、连接区域800B和外围电路区域800C。用于形成多个导电线的导电层910在衬底900上形成，并且在导电层910上形成硬掩膜层920。此外，和参考图4A描述的类似，在存储器单元区域800A、连接区域800B和外围电路区域800C中，在硬掩膜层920上顺序地形成特征层310和第一掩膜层320。此外，在第一掩膜层320上形成多个第一缓冲结构930。

导电层910和硬掩膜层920分别和图6A的导电层510和硬掩膜层520类似。在本发明的范例实施例中，除了第一缓冲结构930在图9A中具有平面的“F”形状以外，第一缓冲结构930和图4A的第一缓冲结构330类似。

每一缓冲结构930包括沿着第一方向(即X轴方向)从存储器单元区域800A延伸到连接区域800B的线缓冲部分930A。每一缓冲结构930也包括在连接区域800B中沿着不同于第一方向的方向，例如垂直方向(即Y轴方向)，相互平行延伸的分支部分930B和930C。分支缓冲部分930B和930C之间的距离是4F。

第一缓冲结构930具有和“F”形线对称的反“F”形、“Y”形、和“Y”形线对称的反“Y”形、叉子形或和叉子形线对称的倒叉子形也可以实践本发明。

第一缓冲结构930的宽度至少是要在衬底900上形成的精细图案的目标宽度1F的三倍。进一步参考图9A，为了充足的工艺裕度，缓冲分支部分930B和930C之间的距离DF21至少是3F，例如图9A中所示的4F。而且，第一缓冲结构930A具有从其延伸的缓冲分支部分930B和930C的部分的宽度DF22是如图9A中所示的大约5F，导致了充足的工艺裕度。

参考图10A、10B和10C，和上面参考图4B、4C和4D描述的类似，在存储器单元区域800A、连接区域800B和外围电路区域800C中，在第一缓冲结构930和第一掩膜层320的暴露表面上形成间隔层340。此外，在存储器单元区域800A和连接区域800B中，间隔层340被回蚀刻直到第一掩膜层320的上表面被暴露用于在第一缓冲结构930的侧壁形成多个间隔340S为止。随后，第一缓冲结构930被去除。

在本发明的范例实施例中，每一个间隔340S具有目标宽度1F。在本发明的范例实施例中，沿着第一缓冲结构930的侧壁这样形成的间隔340S具有围绕第一缓冲结构930周边的闭环形状。

参考图11A、11B和11C，和上面参考图4E和4F描述的类似，通过使用间隔340S作为蚀刻掩膜图案化存储器单元区域800A、连接区域800B和外围电路区域800C中的第一掩膜层320，在存储器单元区域800A和连接区域800B中形成多个第一掩膜图案320P。此外，在存储器单元区域800A、连接区域800B和外围电路区域800C中，特征层310的上表面的暴露部分被去除第一深度R1以形成特征层310的下表面310R。第一深度R1可以等于目标宽度1F。

此外，去除留在第一掩膜图案320P上的间隔340S以暴露第一掩膜图案320P的上表面。第一掩膜图案320P沿着缓冲结构930的“F”形状轮廓形成闭环形状。在存储器单元区域800A和连接区域800B中，第一掩膜图案320P包括对应于一个存储器单元块840的外侧部分的外侧第一掩膜图案320P(OUT)(见图8)。

参考图12A、12B和12C，和上面参考图4G描述的类似，在储器单元区域800A、连接区域800B和外围电路区域800C中，在第一掩膜图案320P暴露的表面上和特征层310的下表面部分310R上形成第二缓冲层350。在存储器单元区域800A和连接区域800B中，毗邻的第一掩膜图案320P之间的间隙可以具有各种宽度。

参考图12A、12B和12C，毗邻的第一掩膜图案320P之间的间隙的宽度是1F、2F、3F和5F。如果如图12A、12B和12C中所示，第二缓冲层350的宽度等于目标宽度1F，则当毗邻的第一掩膜图案320P之间的间隙的宽度小于或者等于2F，例如为1F或者2F时，这样的间隙完全被第二缓冲层350填充。如果毗邻的第一掩膜图案320P之间的间隙的宽度大于2F，例如3F或者5F，则这样的间隙被第二缓冲层350部分地填充，导致第二缓冲层350中凹陷的间隙354。

如果第二缓冲层350的宽度是目标宽度1F，则在存储器单元区域800A中，凹陷的间隙354每一个均具有目标宽带1F，并且在连接区域800B中具有1F或者更大的宽度。在图12C中，在连接区域800B中每一凹陷间隙354具有1F或3F的宽度，但是本发明不限于此。凹陷间隙354具有各种宽度可以实践本发明。

参考图13A、13B和13C，和上面参考图4H和4I描述的类似，在储器单元区域800A、连接区域800B和外围电路区域800C中，在第二缓冲层350上形成第二掩膜层360(和图4H中类似)。然后，第二掩膜层360被回蚀刻直到第二缓冲层350的上表面被暴露以形成多个第二掩膜图案360P，每一个在凹陷间隙354中均具有1F的宽度。

在形成第二掩膜图案360P以后，在存储器单元区域800A和连接区域800B中，第二掩膜层360的不期望的剩余物360P_X可能存在于覆盖外面的第一掩膜图案320P(OUT)第二缓冲层350的侧壁上。参考图13A，在标为“PA1”的区域中沿着Y轴方向凹陷间隙354的宽度是3F。因此，在形成第二掩膜图案360P以后，在标为“PA1”的区域内的凹陷间隙354中，第二掩膜图案360P可以仍作为间隔留在第二缓冲层350的侧壁上。

参考图14A、14B和14C，形成第三掩膜层964以暴露存储器单元区域800A和连接区域800B中的剩余物360P_X。以第二掩膜图案360P的期望被去除的不在第三掩膜层964下面的，例如在连接区域800B中的部分形成第三掩膜层964。在本发明的范例实施例中，第三掩膜层964是光刻胶图案。

期望第三掩膜层964精确地对齐，以便在连接区域800B中只选择性地去除第二掩膜图案360P的不期望的部分和剩余物360P_X。根据本发明的实施例，图9A的宽度DF22提供了充足的工艺裕度，所以第三掩膜层964很容易和连接区域800B对齐。具体来说，如图14A中标为“PA2”的区域中所示，第三掩膜层964和第二掩膜图案360P对齐，连接区域800B中有至少3F的对齐裕度。

参考图15A、15B和15C，使用第三掩膜层964和第二缓冲层350作为蚀刻掩膜蚀刻掉剩余物360P_X和第二掩膜图案360P的暴露部分。可以使用各向同性湿法或者干法蚀刻来去除暴露的剩余物360P_X和第二掩膜图案360P的暴露部分。在去除剩余物360P_X以后，覆盖外面的第一掩膜图案320(OUT)的第二缓冲层350的侧壁被暴露。此后，去除第三掩膜层964。

参考图16A、16B和16C，在储器单元区域800A、连接区域800B和外围电路区域800C中，在第二缓冲层350上形成具有多个开口966H的修剪掩膜图案966。在储器单元区域800A和连接区域800B中，覆盖第一掩膜图案320P要被去除的部分的那部分第二缓冲层350通过开口966H暴露。

期望修剪掩膜图案966精确对齐以便在连接区域800B中只选择性地去除第一掩膜图案320P和第二掩膜图案360P的不期望的部分。根据本发明的实施例，连接区域800B中的开口966H很容易和第一掩膜图案320P对齐以便被以充足的对齐裕度去除。

具体来说，如图16A中标为“PA3”的区域中所示，开口966H在连接区域800B中以至少3F的对齐裕度和第一掩膜图案320P对齐。在本发明的实施例中，修剪掩膜图案966是光刻胶图案。

参考图17A、17B和17C，通过在存储器单元区域800A和连接区域800B中蚀刻掉第二缓冲层350和第一掩膜图案320P不在修剪掩膜图案966下面的部分来执行修剪工艺。因此，在存储器单元区域800A和连接区域800B中，被连接形成闭合形状的第一掩膜图案320P被划分为两个部分。随后，去除修剪掩膜图案966。

参考图18A、18B和18C，在储器单元区域800A、连接区域800B和外围电路区域800C中形成多个宽掩膜图案968，和上面参考图4K和4L描述的第四掩膜图案366P类似。宽掩膜图案968包括第一宽掩膜图案968A、多个第二宽掩膜图案968B和第三宽掩膜图案968C。

在存储器单元区域800A中，在第二缓冲层350上形成第一宽掩膜图案968A，毗邻外面的第一掩膜图案320P(OUT)并与第一掩膜图案320P平行。在连接区域800B中，在第一掩膜图案320P和第二掩膜图案360P上形成第二宽掩膜图案968B。在外围电路区域800C中，在第二缓冲层350上形成第三宽掩膜图案968C。

第一宽掩膜图案968A是用于在存储器单元区域800A中以相对较宽的宽度形成图8的地选择线GSL的蚀刻掩膜。尽管未示出，但是在存储器单元区域800A中也可以形成用于图8的串选择线SSL的各自的宽掩膜图案。第二宽掩膜图案968B也是用于形成图8的连接区域800B中的接触焊盘818、828和838的蚀刻掩膜。第三宽掩膜图案968C是用于在外围电路区域800C中形成图8的外围电路导电图案870的蚀刻掩膜图案。

为了防止有限间隙内接触焊盘818、828和838短路，期望第二宽掩膜图案968B之间的充足的工艺裕度。因此，图9A的距离DF21和宽度DF22足以提供期望的工艺裕度。具体来说，如图18A中标为“PA4”的区域中所示，第二宽掩膜图案968B被形成为很容易地和第二掩膜图案360P以在毗邻的第一掩膜图案320P和第二掩膜图案360P之间的至少3F的工艺裕度对齐。

宽掩膜图案968由具有不同于第二缓冲层350和特征层310的蚀刻选择性的材料组成。例如，宽掩膜图案968由旋涂硬掩膜(SOH)材料组成。

参考图19A、19B和19C，和上面参考图4M描述的类似，通过使用第一掩膜图案320P和第二掩膜图案360P以及宽掩膜图案968作为蚀刻掩膜图案化第二缓冲层350和第二缓冲层350下面的特征层310，在储器单元区域800A、连接区域800B和外围电路区域800C中形成多个特征图案310P。

参考图20A、20B和20C，通过使用特征图案310P作为蚀刻掩膜图案化硬掩膜层920，在储器单元区域800A、连接区域800B和外围电路区域800C中形成多个硬掩膜图案920P。参考图21A、21B和21C，通过使用硬掩膜图案920P作为蚀刻掩膜图形化导电层910，在储器单元区域800A、连接区域800B和外围电路区域800C中形成多个导电图案910P。

导电图案910P形成图8的储器单元区域800A、连接区域800B和外围电路区域800C中的多个导电线M00、M01、M02、...、M63、M64和M65、串选择线SSL、地选择线GSL、第一、第二和第三接触焊盘818、828和838，以及外围电路导电图案870。各自的集成焊盘被与每一导电线M00、M01、M02、...、M63、M64和M65整体形成。

图9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B和21C的工艺步骤被描述成包括图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M的工艺步骤。但是，当图9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B和21C的工艺步骤包括图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L的工艺步骤时也可以实践本发明。

在上面描述的当前实施例中，在第二缓冲层350上形成第一宽掩膜图案968A，与第一掩膜图案320P平行延伸以形成图8的串选择线SSL或者地选择线GSL(见图18A到图18C)。这里，第一宽掩膜图案968A在第二缓冲层350上形成，毗邻外面的第一掩膜图案320P(OUT)同时不和第一掩膜图案320P重叠。

但是，本发明不局限于上面描述的当前实施例，并且可以以很多不同形式具体实施。例如，图8的串选择线SSL和地选择线GSL可以和上面描述的方法步骤不同地形成。此外，形成第一掩膜图案320P和第二掩膜图案360P中的每一个被形成为和接触焊盘818、828和838中的相应一个重叠的位置可以和图8中所示的那些不同。

图22A、22B、23A、23B、24A和24B是根据本发明的用于形成串选择线SSL和地选择线GSL的替换实施例示出制造图8的导电结构的一部分的步骤的平面图和剖视图。具体来说，图22A、23A和24A是图8中标为“IX”的矩形区域的平面图，图22B、23B和24B分别是沿着图22A、23A和24A的线BY-BY′的剖视图。

在图22A、22B、23A、23B、24A和24B中，和图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L、4M、9A、9B、9C、10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B和21C中的那些相同的参考标号代表类似的元素，因此，不重复对其操作或特性的描述。

参考图22A和22B，和上面参考图9A、9B到9C描述的类似，在包括图8的存储器单元区域800A、连接区域800B和外围电路区域800C的衬底900上顺序地形成导电层910、硬掩膜层920、特征层310和第一掩膜层320。此外，在第一掩膜层320上形成多个第一缓冲结构930。

在本发明的范例实施例中，当形成第一缓冲结构930时，在一个存储器单元块区域中，毗邻第一缓冲结构930中最外面的一个也形成了对齐缓冲结构930SL。对齐缓冲结构930SL具有3F的宽度，和第一缓冲结构930类似，并且与最外面的第一缓冲结构930间隔3F。尽管图22A和22B只示出了针对地选择线GSL形成的一个对齐缓冲结构930SL，但是针对图8的串选择线SSL形成对齐缓冲结构930SL也可以实践本发明。

参考图23A和23B，在图22A和22B以后执行和上面参考图10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B和16C描述的类似的工艺步骤以形成第一掩膜结构320P和第二掩膜结构360P。此外，和上面参考图17A、17B和17C描述的类似，执行修剪工艺以去除第一掩膜结构320P和第二掩膜结构360P的被置于特征层310的暴露区域中的部分。

在这样的修剪期间，第一对齐掩膜图案320SL在被从对齐缓冲结构930SL产生以后也可以被修剪。根据本发明的实施例，外面的第一掩膜图案320P(OUT)和第一对齐掩膜图案320SL之间的距离是大约1F。毗邻第一对齐掩膜图案320SL的第二对齐掩膜图案360SL被和第二掩膜图案360P同时形成。

参考图24A和24B，和上面参考图18A、18B和18C描述的类似，在图23A和23B以后，在存储器单元区域800A、连接区域800B和外围电路区域800C中形成多个宽掩膜图案968。在图24A和24B的例子中，第一宽掩膜图案968SL在第二缓冲层350上形成，和第一对齐掩膜图案320SL和第二对齐掩膜图案360SL重叠。

第一宽掩膜图案968SL被形成为至少和第一对齐掩膜图案320SL的一部分以及由第一对齐掩膜图案320SL限定的区域重叠。因此，根据本发明的范例实施例，沿着Y轴方向第一宽掩膜图案968SL的宽度小于3F。此外，多个第二宽掩膜图案968B被形成为和第一掩膜图案320P和第二掩膜图案360P重叠，如图24A中所示。

随后，和上面参考图19A、19B和19C描述的类似，通过使用第一掩膜图案320P、第二掩膜图案360P、第一对齐掩膜图案320SL、第一宽掩膜图案968SL和第二宽掩膜图案968B作为蚀刻掩膜图案化第二缓冲层350和特征层310形成多个特征图案310P。此后，和上面参考20A、20B、20C、21A、21B和21C描述的类似，使用特征图案310P作为蚀刻掩膜形成多个导电图案910P。

在图22A、22B、23A、23B、24A和24B中，通过使用第一对齐掩膜图案320SL和第一宽掩膜图案968SL，在存储器单元区域300A中形成地选择线GSL或者串选择线SSL。在第一对齐掩膜图案320SL上形成第一宽掩膜图案968SL以形成蚀刻掩膜。第一宽掩膜图案968SL被形成得比第一对齐掩膜图案320SL窄。以这种方式，在图8中地选择线GSL和导电线M00之间的距离或者图8中串选择线SSL和导电线M65之间的距离被相对于第一掩膜图案320P和第一对齐掩膜图案320SL之间的距离对齐。

因此，地选择线GSL和导电线M00之间的距离以及串选择线SSL和导电线M65之间的距离被设计为1F。因此，在图8的存储器单元块840中，防止了导电线M00、M01、M02、...、M63、M64和M65的组和地选择线GSL或者串选择线SSL之间的对不齐。而且，在衬底900上形成的多个存储器单元块中，在导电线M00、M01、M02、...、M63、M64和M65的各自的组和地选择线GSL或者串选择线SSL之间的各自的距离可以相同。

这里图22A、22B、23A、23B、24A和24B的工艺步骤被描述成包括图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L和4M的工艺步骤。但是，当图22A、22B、23A、23B、24A和24B的工艺步骤包括图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L的工艺步骤时也可以实践本发明。

图25是根据本发明的替换实施例形成的半导体器件的导电结构的平面图。在图25中，和图8的那些相同的参考标号代表相同的元素，因此，不重复对其操作或者特性的描述。

图25示出了NAND闪存器件的存储器单元区域800A和用于把构成存储器单元区域800A的单元阵列的多个导电线，例如多个字线或者位线，连接到例如解码器的外部电路(未示出)的连接区域800B的一部分的布局。参考图25，在存储器单元区域800A中形成多个存储器单元块1002，但是为了描述和图示的简洁，在图25中只示出了一个存储器单元块1002的一部分。

在存储器单元块1002中，形成图2的一个单元串10的多个导电线M100、M101、M102...和M107在串选择线(未示出)和地选择线GSL之间沿着第一方向(图25中的X轴方向)从存储器单元区域800A到连接区域800B平行地延伸。导电线M100、M101、M102...和M107中的每一个在连接区域800B中均具有各自的整体接触焊盘(例如图25中以虚线描绘轮廓的接触焊盘1018、1028、1038和1048其中之一)，用于连接到外部电路。

导电线M100、M101、M102...和M107在同一平面上形成，并被组织为多个导电线组MG101、MG102...，每一个均由各自的四个这样的导电线组成。多个导电线组MG101、MG102...中的每一个均包括第一导电线1010、第二导电线1020、第三导电线1030以及第四导电线1040。

第三导电线1030在第一导电线1010和第二导电线1020之间。第四导电线1040毗邻第二导电线1020。第二导电线1020在第三和第四导电线1030和1040之间。

每一个存储器单元块1002均可以包括例如八个、十六个或三十二个导电线组，但是本发明不限于此。每一个存储器单元块具有不同数量的导电线可以实践本发明。

第一导电线1010包括第一线部分1012和第一分支部分1014。第一线部分1012沿着第一方向(图25中的X轴方向)从存储器单元区域800延伸到连接区域800B。第一分支部分1014在连接区域800B中形成，从第一线部分1012的一端沿着不同于第一方向的方向(例如垂直沿着图25中的Y轴方向)延伸。

第二导电线1020包括第二线部分1022和第二分支部分1024。第二线部分1022与第一线部分1012平行地从存储器单元区域800延伸到连接区域800B。第二分支部分1024在连接区域800B中形成，从第二线部分1022的一端沿着不同于第一方向的方向(例如垂直沿着图25中的Y轴方向)延伸。

第三导电线1030包括第三线部分1032和第三分支部分1034。第三线部分1032在第一线部分1012和第二线部分1022之间平行延伸。第三分支部分1034在第一分支部分1014和第二分支部分1024之间形成，从第三线部分1032的一端沿着不同于第一方向的方向(例如垂直沿着图25中的Y轴方向)延伸。第三分支部分1034比第一分支部分1014和第二分支部分1024短。

第四导电线1040包括第四线部分1042和第四分支部分1044。第四线部分1042与第一线部分1012平行地从存储器单元区域800A延伸到连接区域800B。第四分支部分1044在连接区域800B中形成，沿着不同于第一方向的方向(例如垂直沿着图25中的Y轴方向)从第四线部分1042的一端延伸。

第四分支部分1044比第二分支部分1024短，并且第四分支部分1042比第二线部分1022长。第二掩膜图案的一部分在制造第四分支部分期间被修剪，以使第四分支部分1044比第二分支部分1024短。

进一步参考图25，第一、第二、第三和第四分支部分1014、1024、1034和1044沿着Y轴方向延伸，但是本发明不限于此。第一、第二、第三和第四分支部分1014、1024、1034和1044沿着不同的方向延伸可以实践本发明。

在图25的例子中，第三导电线1030还包括在连接区域800B中从第三分支部分与第三线部分1032平行地延伸的连接部分1036。依据图案化半导体器件的工艺，形成或者不形成连接部分1036都可以实践本发明。

在每一个导电线组MG101、MG102...中，图25的第一、第二和第三导电线1010、1020和1030类似于图8的第一、第二和第三导电线810、820和830，因此，这里不重复其详细描述。

在本发明的范例实施例中，导电线组MG101、MG102...中的各自的第四导电线1040的各自的宽度WF1在存储器单元区域800A中和在连接区域800B中相同。例如，这样的宽度WF1是半导体器件的最小特征尺寸1F。而且，根据本发明的范例实施例，导电线1010、1020、1030和1040在存储器单元区域800A中彼此分开1F的距离。

在连接区域800B中，多个导电线组MG101、MG102...中的每一个均包括一个与第一导电线1010整体形成的第一接触焊盘1018、一个与第二导电线1020整体形成的第二接触焊盘1028、一个与第三导电线1030整体形成的第三接触焊盘1038，以及一个与第四导电线1040整体形成的第四接触焊盘1048。

在图25的例子中，第一接触焊盘1018与第一分支部分1014整体形成。第二接触焊盘1028与第二分支部分1024整体形成。第三接触焊盘1038与第三导电线1030的连接部分1036整体形成。第四接触焊盘1048与第四分支部分1044整体形成。根据本发明的范例实施例，第一、第二、第三和第四接触焊盘1018、1028、1038和1048被形成为彼此分离。

在图25中，根据本发明的范例实施例，导电线M100、M101、M102...地选择线GSL和接触焊盘1018、1028、1038和1048由相同材料组成。导电线1010、1020、1030和1040在存储器单元区域800A中形成存储器单元的字线或者位线。

在连接区域800B中，在每一导电线组MG101、MG102...中，第一分支部分1014和第二分支部分1024之间的距离DF101至少是导电线M100、M101、M102、...、M63、M64和M65的宽度WF1的九倍。例如，距离DF101等于或者大于9F。

在一个导电线组的第一分支部分1014和毗邻的导电线组的第二分支部分1024之间的距离DF102至少是导电线M100、M101、M102、...的宽度WF1的五倍。例如，距离DF102等于或大于5F。这些距离DF101和DF102确保相对较大的设计裕度，用于防止接触焊盘1018、1028、1038和1048之间的短路。

图26A、26B、26C、27A、27B、27C、28A、28B、28C、29A、29B、29C、30A、30B、30C、31A、31B、31C、32A、32B、32C、33A、33B、33C、34A、34B、34C、35A、35B、35C、36A、36B、36C、37A、37B和37C是根据本发明的实施例示出制造图25的导电结构的一部分的步骤的平面图和剖视图。

图26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A和37A是图25中标为“IX”的矩形区域的平面图。图26B、27B、28B、29B、30B、31B、32B、33B、34B、35B、36B和37B分别是沿着图26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A和37A中的线BY-BY′的剖视图。图26C、27C、28C、29C、30C、31C、32C、33C、34C、35C、36C和37C分别是沿着图26A、27A、28A、29A、30A、31A、32A、33A、34A、35A、36A和37A中的线CY-CY′的剖视图。

图26A、26B、26C、27A、27B、27C、28A、28B、28C、29A、29B、29C、30A、30B、30C、31A、31B、31C、32A、32B、32C、33A、33B、33C、34A、34B、34C、35A、35B、35C、36A、36B、36C、37A、37B和37C中的工艺步骤被描述成包括图5A、5B、5C、5D、5E、5F、5G、5H、5I、5J、5K和5L的类似工艺步骤。在这些图中相同的参考标号代表相同的元素，因此，不重复其操作或者特性。

参考图26A、26B和26C，衬底900包括存储器单元区域800A和连接区域800B。在衬底900上形成用于形成多个导电线的导电层910，并且在导电层910上形成硬掩膜层920。接着，和上面参考图5A描述的类似，在存储器单元区域800A和连接区域800B中，在硬掩膜层920上顺序地形成特征层410和第一掩膜层420。随后，和上面参考图5A描述的类似，在第一掩膜层420上形成多个第一缓冲结构1030。

对于每一导电线组MG101、MG102，形成了两个第一缓冲结构1030的各自的组，每一个第一缓冲结构1030均具有“F”形，和上面参考图9A描述的类似。但是，利用每一个均具有和“F”线对称的反“F”形、“Y”形、和“Y”线对称的反“Y”形、叉子形或者和叉子形线对称的倒叉子形的第一缓冲结构1030也可以实践本发明。

在图26A中，每一缓冲结构1030均包括沿着第一方向(即X轴方向)从存储器单元区域800A延伸到连接区域800B的线缓冲部分1030A。每一缓冲结构1030也包括在连接区域800B内沿着不同于第一方向的方向，例如沿着垂直方向(即Y轴方向)彼此平行地延伸的分支缓冲部分1030B和1030C。在图26A的例子中，分支缓冲部分1030B和1030C之间的距离DF121至少是3F，例如4F，以确保充足的工艺裕度。

第一缓冲结构1030具有至少比要在衬底900上形成的精细图案的目标宽度1F大三倍的宽度。例如，在图26A中，线部分1030A和分支部分1030B和1030C每一个均具有3F的宽度。此外，毗邻的缓冲结构1030的线部分之间的距离是5F。

此外在图26A中，第一缓冲结构1030的分支部分1030B和1030C从其延伸的部分的宽度DF122是大约5F，以确保充足的工艺裕度。但是，利用第一缓冲结构1030的这些部分的其他宽度也可以实践本发明。如图26A的例子中所示，在连接区域800B中，毗邻的第一缓冲结构的各自的分支部分1030B或1030C之间的距离DF123至少是5F，例如8F。

参考图27A、27B和27C，和上面参考图5B、5C和5D描述的类似，在存储器单元区域800A和连接区域800B中，在第一缓冲结构1030和第一掩膜层420的暴露表面上淀积间隔层440。然后，这样的间隔层440被回蚀刻，直到第一掩膜层420的上表面被暴露，在存储器单元区域800A中在第一缓冲结构1030的侧壁形成多个间隔440S为止。接着，去除第一缓冲结构1030。

在本发明的范例实施例中，每一间隔440S均具有目标宽度1F。沿着第一缓冲结构1030的侧壁如此形成的间隔440S具有环形形状，和第一缓冲结构930的形状对应。

参考图28A、28B和28C，和上面参考图5E和5F描述的类似，通过使用间隔440S作为蚀刻掩膜图案化第一掩层420，在存储器单元区域800A和连接区域800B中形成多个第一掩膜图案420P。随后，在存储器单元区域800A中和连接区域800B中，通过第一掩膜图案420P暴露的特征层410的上表面被去除第一深度R1以形成特征层410的下表面410R。在本发明的范例实施例中，第一深度R1是目标宽度1F。

接着，去除间隔440S以暴露第一掩膜图案420P的上表面。第一掩膜图案420P具有沿着第一缓冲结构1030的“F”形轮廓的环形形状。在存储器单元区域800A中和连接区域800B中，第一掩膜图案420P包括和存储器单元块1002的外面部分对应的外面的第一掩膜图案420P(OUT)(见图25)。

参考图29A、29B和29C，和上面参考图5G、5H和5I描述的类似，在存储器单元区域800A和连接区域800B中，在第一掩膜图案420P的侧壁和上表面以及特征层410的下表面410R上淀积第二缓冲层450。接着，在存储器单元区域800A和连接区域800B中，第二掩膜层460(见图5H)被淀积在第二缓冲层450上，并且此后被回蚀刻直到第二缓冲层450的上部被暴露形成多个第二掩膜图案460P为止。在第二掩膜图案460P被形成以后，在存储器单元区域800A和连接区域800B中，第二掩膜层460的不期望的剩余物460P_X可能存在于覆盖外面的第一掩膜图案420P的第二缓冲层350的侧壁上，(OUT)。

参考图29A，在标为“PA101”的区域汇总凹陷间隙454沿着Y轴方向的宽度是3F。此后，在形成第二掩膜图案460P以后，在图29A的“PA101”部分中的凹陷间隙454中，第二掩膜图案460P仍作为间隔留在第二缓冲层450的侧壁上。

参考图30A、30B和30C，在存储器单元区域800A和连接区域800B中中形成暴露剩余物460P_X的第三掩膜层1064。因此，第二掩膜图案460P期望被去除的部分被暴露。图30A的第三掩膜图案1064和上面参考图14A、14B和14C描述的第三掩膜层964类似。

参考图31A、31B和31C，第二掩膜图案460P未被置于第三掩膜层1064下面的部分和剩余物460P_X被蚀刻掉。为了去除第二掩膜图案460P的这样的部分和剩余物460P_X，可以执行各向同性湿法或者干法蚀刻。在去除剩余物460P_X以后，覆盖外面的第一掩膜图案420P(OUT)的第二缓冲层450的侧壁被暴露。此后，去除第三掩膜层1064。

参考图32A、32B和32C，在存储器单元区域800A和连接区域800B中，在第二缓冲层450上形成具有多个开口1066H的修剪掩膜图案1066。在存储器单元区域800A和连接区域800B中，覆盖第一掩膜图案420P的期望被去除的部分的一部分第二缓冲层450通过开口1066H暴露。

期望修剪掩膜图案1066精确对齐以便在连接区域800B中只选择性地去除第一掩膜图案420P和第二掩膜图案460P的不期望的部分。如图32A中的标为“PA103”的区域中所示，修剪掩膜图案1066的开口1066H很容易以3F的充足对齐裕度对齐。在本发明的范例实施例中，修剪掩膜图案1066可以是光刻胶图案。

参考图33A、33B和33C，通过开口1066H内的结构直到其中暴露特征层410为止来执行修剪工艺。随后，去除修改掩膜图案1066。在制造第四分支部分期间去除一部分第二掩膜图案，以使图25中第四分支部分1044比第二分支部分1024短。

参考图34A、34B和34C，和上面参考图5K描述的类似，在储器单元区域800A和连接区域800B中形成多个宽掩膜图案1068。宽掩膜图案1068包括第一宽掩膜图案1068A和多个第二宽掩膜图案1068B。

在存储器单元区域800A中，在第二缓冲层450上形成第一宽掩膜图案1068A，毗邻外面的第一掩膜图案420P(OUT)并与第一掩膜图案420P平行。在连接区域800B中，在第一掩膜图案420P和第二掩膜图案460P上形成多个第二宽掩膜图案1068B。尽管未示出，但是在外围电路区域(例如和图8中的外围电路区域800C类似)中可以形成一个宽掩膜图案1068。

第一宽掩膜图案1068A是用于在存储器单元区域800A中形成图25的相对较宽的地选择线GSL的蚀刻掩膜图案。尽管未示出，但是利用对应的宽掩膜图案也可以形成相对较宽的串选择线SSL。第二宽掩膜图案1068B是用于在连接区域800B中形成多个图25的第一、第二、第三和第四接触焊盘1018、1028、1038和1048的蚀刻掩膜图案。

根据本发明的范例实施例，图26A的距离或者宽度DF121、DF122和DF123足以在有限间隙上形成期望数量的宽掩膜图案1068B而不导致作为结果的第一、第二、第三和第四接触焊盘1018、1028、1038和1048的电气短路。宽掩膜图案1068由具有不同于第二缓冲层450和特征层410的蚀刻选择性的材料组成。例如，宽掩膜图案1068由旋涂硬掩膜(SOH)材料组成。

参考图35A到35C，通过使用第一掩膜图案420P、第二掩膜图案460P、和宽掩膜图案1068作为蚀刻掩膜蚀刻掉第二缓冲层450和特征层410的部分，在存储器单元区域800A和连接区域800B中形成多个特征图案410P，和上面参考图5L描述的类似。

参考图36A、36B和36C，通过使用特征图案410P作为蚀刻掩膜图案化硬掩膜层920，在存储器单元区域800A和连接区域800B中形成多个硬掩膜图案920P2。

参考图37A、37B和37C，通过使用硬掩膜图案920P2作为蚀刻掩膜图案化导电层910，在存储器单元区域800A和连接区域800B中形成多个导电图案910P2。

在存储器单元区域800A和连接区域800B中所述多个导电图案910P2包括图25的导电线M100、M101、M102...、地选择线GSL和接触焊盘1018、1028、1038和1048。尽管未示出，在存储器单元区域800A中，导电图案910P2也可以包括串选择线SSL。尽管未示出，在外围电路区域(未示出)中，多个导电图案910P2还可以包括外围电路导电图案。各自的接触焊盘，例如1018、1028、1038和1048，与导电线M100、M101、M102...整体形成。

图38是包括根据本发明的实施例的半导体存储器器件的存储器卡1200的框图。存储器卡1200包括存储器控制器1220和存储器模块1210。存储器控制器1220产生命令或地址信号C/A。在本发明的范例实施例中，存储器模块1210包括至少一个闪存器件。

存储器控制器1220包括把命令或地址信号C/A传送到主机(未示出)或者从主机接收命令或地址信号C/A的主机接口1223，以及把命令或地址信号C/A传送到主机(未示出)或从存储器模块1210接收命令或地址信号C/A的存储器接口1225。

主机接口1223、控制器1224和存储器接口1225经由公共总线和控制器存储器1221以及处理器1222通信。控制器存储器1221可以是静态随机访问存储器(SRAM)，并且处理器1222可以是中央处理单元(CPU)。

存储器模块1210从存储器控制器1220接收命令或地址信号C/A，并把数据存储在存储器模块1210中所包括的存储器器件的至少一个中。或者，存储器模块1210响应于命令或地址信号C/A在存储器器件中的至少一个中搜索数据。每一存储器器件包括多个可寻址存储器单元和接收命令或地址信号C/A以产生用于在编程或者读取操作期间访问可寻址存储器单元中的至少一个的行或列信号。

存储器控制器1220中所包括的器件1221、1222、1223、1224和1225，以及存储器模块1210可以包括根据这里描述的本发明的实施例形成的精细图案。

图39是包括具有根据本发明的实施例形成的半导体器件的存储器卡1310的存储器系统1300的框图。存储器系统1300包括经由公共总线1360通信的处理器1330，例如CPU(中央处理单元)。存储器系统1300也包括随机访问存储器单元1340、用户接口1350和调制解调器1320，它们经由公共总线1360把信号传送到存储器卡/从存储器卡1310接收信号。

存储器系统1300的元件，例如存储器卡1310、处理器1330、随机访问存储器单元1340、用户接口1350以及调制解调器1320，可以包括根据这里描述的本发明的实施例形成的精细图案。存储器系统1300可在电子工业的各种领域中使用。例如，存储器系统1300可在固态驱动器(solid state drive，SSD)、CMOS图像传感器(CMOS image sensor，CIS)和计算机应用芯片组中使用。

例如在本说明书中公开的存储器系统或者存储器器件，可以用各种类型的封装其中之一的形式封装，例如球栅阵列(ball grid arrays，BGA)、芯片级封装(chip scale package，CSP)、塑封有引线芯片载体(plastic leaded chipcarriers，PLCC)、塑料双列直插式封装(plastic dual in-line packages，PDIP)、多芯片封装(multi-chip packages，MCP)、晶片级制造封装(wafer-levelfabricated packages，WFP)，或者晶片级成品储备封装(wafer-level processedstock packages，WSP)。

前面说明了范例实施例，并且不要被理解为对其限制。尽管已经描述了几个范例实施例，但是本领域技术人员将容易理解，不实质上偏离本发明概念的新颖教导和益处，在这些范例实施例中很多修改是可能的。

因此，意图所有这些修改要被包括在本发明概念如权利要求中限定的范围内。在权利要求中，意图装置加功能(means-plus-function)的条款覆盖这里描述的执行所引述的功能的结构，并且不仅仅是结构等同，还有等同结构。

因此，要理解前面说明了各种范例实施例，并且不要理解为限于公开的特定范例实施例，并且意图对公开的范例实施例的修改，以及其他范例实施例被包括在所附权利要求的范围内。

本发明只如下列权利要求及其等同物中限定的那样被限制。

Claims (41)

1.一种半导体器件，包含：

第一导电线，包括在衬底之上形成并沿第一方向延伸的第一线部分，并且包括从所述第一线部分的端部沿着不同于所述第一方向的方向延伸的第一分支部分；

第二导电线，包括在所述衬底之上形成并沿着所述第一方向延伸的第二线部分，并且包括从所述第二线部分的端部沿着不同于所述第一方向的方向延伸的第二分支部分；和

第三导电线，包括在所述衬底之上形成并沿着所述第一方向延伸的第三线部分，并且包括从所述第三线部分的端部沿着不同于所述第一方向的方向延伸的第三分支部分，其中，所述第三分支部分被置于所述第一和第二分支部分之间，并且比所述第一和第二分支部分短。

2.如权利要求1所述的半导体器件，其中，所述第三分支部分比所述第一和第二分支部分至少短了所述半导体器件的焊盘大小。

3.如权利要求1所述的半导体器件，其中，所述第一、第二和第三线部分在所述衬底的存储器单元区域中彼此平行地延伸。

4.如权利要求3所述的半导体器件，其中，所述第一、第二和第三线部分中的每一个均具有第一宽度，并且其中，所述第一、第二和第三线部分彼此间隔所述第一宽度。

5.如权利要求3所述的半导体器件，其中，所述第三线部分比所述第一线部分长并且比所述第二线部分短。

6.如权利要求1所述的半导体器件，其中，所述第一、第二和第三分支部分在所述衬底的连接区域中彼此平行地延伸。

7.如权利要求6所述的半导体器件，其中，所述第一和第二分支部分之间的距离至少是所述第一、第二和第三线部分中的每一个的宽度的九倍。

8.如权利要求1所述的半导体器件，其中，所述第一、第二和第三分支部分沿着垂直于所述第一方向的方向延伸。

9.如权利要求1所述的半导体器件，其中，所述第三导电线还包括从所述第三分支部分与所述第三线部分平行地延伸的连接部分。

10.如权利要求1所述的半导体器件，还包含：

耦合到所述第一分支部分的第一接触焊盘；

耦合到所述第二分支部分的第二接触焊盘；和

耦合到所述第三分支部分的第三接触焊盘，

其中，所述第一、第二和第三接触焊盘被彼此分离地形成。

11.如权利要求10所述的半导体器件，其中，所述第一接触焊盘被与所述第一分支部分整体形成，并且其中，所述第二接触焊盘被与所述第二分支部分整体形成，并且其中，所述第三接触焊盘被与所述第三分支部分整体形成。

12.如权利要求1所述的半导体器件，其中，所述第一、第二和第三导电线被配置为作为所述半导体器件的一部分形成的存储单元块的字线或者位线。

13.如权利要求1所述的半导体器件，还包含：

第四导电线，包括在所述衬底之上形成并沿着所述第一方向毗邻所述第二线部分延伸的第四线部分，并且包括从所述第四线部分端部沿着不同于所述第一方向延伸的第四分支部分，其中，所述第四分支部分比所述第二分支部分短，并且其中，所述第四线部分比所述第二线部分长。

14.一种半导体器件，包含：

衬底，包括存储器单元区域和连接区域；和

多个导电线组，每一个均包括：

各自的第一导电线，包括在所述存储器单元区域中形成并沿着第一方向延伸的第一线部分，并且包括从所述第一线部分的端部沿着不同于所述第一方向的方向在所述连接区域中延伸的第一分支部分；

各自的第二导电线，包括在所述存储器单元区域中形成并沿着所述第一方向延伸的第二线部分，并且包括从所述第二线部分的端部沿着不同于所述第一方向的方向在所述连接区域中延伸的第二分支部分；和

各自的第三导电线，包括在所述存储器单元区域中形成并沿着所述第一方向延伸的第三线部分，并且包括从所述第三线部分的端部沿着不同于所述第一方向的方向在所述连接区域中延伸的第三分支部分，其中，所述第三分支部分被置于所述第一和第二分支部分之间，并且比所述第一和第二分支部分短。

15.如权利要求14所述的半导体器件，其中，所述第三分支部分比所述第一和第二分支部分至少短了所述半导体器件的焊盘大小。

16.如权利要求14所述的半导体器件，其中，所述第一、第二和第三线部分在所述存储器单元区域中彼此平行地延伸，并且其中，所述第一、第二和第三分支部分沿着垂直于所述第一方向的方向在所述连接区域中延伸。

17.如权利要求14所述的半导体器件，其中，所述第一、第二和第三线部分中的每一个均具有第一宽度，并且其中，所述第一、第二和第三线部分彼此间隔所述第一宽度，并且其中，在所述连接区域中所述第一和第二分支部分之间的距离至少是所述第一、第二和第三线部分中的每一个的宽度的九倍。

18.如权利要求14所述的半导体器件，其中，所述第三线部分比所述第一线部分长并且比所述第二线部分短。

19.如权利要求14所述的半导体器件，其中，所述第三导电线还包含从所述第三分支部分与所述第三线部分平行地延伸的连接部分。

20.如权利要求14所述的半导体器件，还包含：

与所述第一分支部分整体形成的第一接触焊盘；

与所述第二分支部分整体形成的第二接触焊盘；和

与所述第三分支部分整体形成的第三接触焊盘，

其中，所述第一、第二和第三接触焊盘被彼此分离地形成。

21.如权利要求14所述的半导体器件，其中，所述第一、第二和第三导电线被配置为作为所述半导体器件的一部分形成的存储单元块的字线或者位线。

22.如权利要求14所述的半导体器件，其中，每一个导电线组还包括：

各自的第四导电线，包括在所述存储器单元区域中形成并沿着所述第一方向毗邻所述第二线部分延伸的第四线部分，并且包括从所述第四线部分端部沿着不同于所述第一方向的方向在所述连接区域中延伸的第四分支部分，其中，所述第四分支部分比所述第二分支部分短，并且其中，所述第四线部分比所述第二线部分长。

23.一种制造半导体器件的方法，包含：

在衬底的存储器单元区域和连接区域之上形成第一掩膜层；

在所述第一掩膜层之上形成缓冲结构，其中，所述缓冲结构包括沿着第一方向在所述存储器单元区域中延伸的线部分和从所述线部分沿着不同于所述第一方向的第二方向在所述连接区域中延伸的分支部分；

沿着所述缓冲结构的侧壁形成间隔结构；

去除所述缓冲结构；

使用所述间隔结构作为掩膜来图案化所述第一掩膜层以形成第一掩膜图案；

在所述第一掩膜图案上淀积缓冲层；

在所述缓冲层的至少一个凹处内形成第二掩膜图案；和

使用第一和第二掩膜图案的置于所述存储器单元区域中的部分来图案化至少一个导电线的线部分，并使用第一和第二掩膜图案的置于所述连接区域中的部分来图案化至少一个导电线的分支部分。

24.如权利要求23所述的方法，其中，所述间隔结构被形成为围绕所述缓冲结构的环。

25.如权利要求23所述的方法，其中，所述缓冲结构的所述分支部分从所述缓冲结构的所述线部分沿着从所述第一方向垂直的所述第二方向延伸。

26.如权利要求25所述的方法，其中，所述缓冲结构具有F形或者反F形。

27.如权利要求26所述的方法，其中，所述缓冲结构包括分离开所述导电线宽度的四倍的两个分支部分。

28.如权利要求23所述的方法，还包含：

图案化第一导电线，包括使用所述第一和第二掩膜图案置于所述存储器单元区域中的部分的沿着所述第一方向延伸的第一线部分，并且包括使用所述第一和第二掩膜图案置于所述连接区域中的部分的从所述第一线部分的端部沿着所述第二方向延伸的第一分支部分；

图案化第二导电线，包括使用所述第一和第二掩膜图案置于所述存储器单元区域中的部分的沿着所述第一方向延伸的第二线部分，并且包括使用所述第一和第二掩膜图案置于所述连接区域中的部分的从所述第二线部分的端部沿着所述第二方向延伸的第二分支部分；和

图案化第三导电线，包括使用所述第一和第二掩膜图案置于所述存储器单元区域中的部分的沿着所述第一方向延伸的第三线部分，并且包括使用所述第一和第二掩膜图案置于所述连接区域中的部分的从所述第三线部分的端部沿着所述第二方向延伸的第三分支部分，其中，所述第三分支部分被置于所述第一和第二分支部分之间，并且比所述第一和第二分支部分短。

29.如权利要求28所述的方法，还包含：

修剪所述第一掩膜图案的利用所述缓冲结构的所述分支部分形成的部分，以使所述第三分支部分比所述第一和第二分支部分短。

30.如权利要求29所述的方法，其中，所述第三分支部分比所述第一第二分支部分至少短了所述半导体器件的焊盘大小。

31.如权利要求28所述的方法，其中，所述第一、第二和第三线部分在所述存储器单元区域中彼此平行地延伸，并且其中，所述第一、第二和第三线部分中的每一个均具有第一宽度，并且其中，所述第一、第二和第三线部分彼此间隔所述第一宽度。

32.如权利要求28所述的方法，其中，所述第三线部分比所述第一线部分长并且比所述第二线部分短。

33.如权利要求28所述的方法，其中，所述第一、第二和第三分支部分沿着垂直于所述第一方向的所述第二方向在所述连接区域中彼此平行地延伸。

34.如权利要求28所述的方法，还包含：

形成用于图案化和第一分支部分是整体的第一接触焊盘的宽掩膜图案；

使用所述宽掩膜图案来图案化和所述第二分支部分是整体的第二接触焊盘；和

使用所述宽掩膜图案来图案化和所述第三分支部分是整体的第三接触焊盘，

其中，所述第一、第二和第三接触焊盘被彼此分离地形成。

35.如权利要求28所述的方法，其中，所述第一、第二和第三导电线被配置为作为所述半导体器件的一部分形成的存储单元块的字线或者位线。

36.如权利要求28所述的方法，还包含：

在所述第一掩膜层之上形成另外的缓冲结构，并具有在所述存储器单元区域中沿着所述第一方向延伸的各自的线部分，以及具有在所述连接区域中沿着所述第二方向从所述各自的线部分延伸的各自的分支部分；

沿着所述另外的缓冲结构的侧壁形成所述间隔结构；

去除所述另外的缓冲结构；

使用所述另外的缓冲结构的所述间隔结构图案化所述第一掩膜层以形成所述第一掩膜图案的额外部分；

在利用所述另外的缓冲结构形成的所述第一掩膜图案上淀积缓冲层；

在所述缓冲层的至少一个凹处内形成所述第二掩膜图案的额外部分；和

图案化第四导电线，包括使用所述第二掩膜图案置于所述存储器单元区域中的部分的沿着所述第一方向毗邻所述第二线部分延伸的第四线部分，并且包括使用所述第二掩膜图案置于所述连接区域中的部分的从所述第四线部分的端部沿着所述第二方向延伸的第四分支部分，其中，所述第四分支部分比所述第二分支部分短。

37.如权利要求36所述的方法，其中，所述间隔结构被形成为围绕所述另外的缓冲结构的环。

38.如权利要求36所述的方法，其中，每一缓冲结构具有F形或者反F形。

39.如权利要求38所述的方法，其中，每一缓冲结构包括分离开所述导电线宽度的四倍的各自的两个分支部分。

40.如权利要求38所述的方法，其中，缓冲结构包括分离开所述导电线宽度的五倍的各自的线部分。

41.如权利要求38所述的方法，还包含：

修剪所述第二掩膜图案的一部分以使所述第四分支部分比所述第二分支部分短。

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