CN102281056A - 滤波器时间常数的校正装置 - Google Patents

Abstract

本发明公开了一种滤波器时间常数的校正装置，涉及片上滤波器技术领域，包括：模拟模块，用于计算所述滤波器的时间常数RC，即所述滤波器的待校正电阻R与待校正电容C的乘积，并得到指示RC乘积量的信号，所述待校正电容由多个相同的另一电容串联而成；数字模块，与所述模拟模块电连接，用于接收所述模拟模块发出的指示RC乘积量的信号，根据该信号通过计数的方式得到指示RC乘积量的数字码，然后根据该数字码计算校正后的电容控制码，以控制滤波器的每一电容，即所述另一电容。本发明提高了校正速度、降低了功耗。

Description

滤波器时间常数的校正装置

技术领域

本发明涉及片上滤波器技术领域，尤其涉及一种滤波器时间常数的校正装置。

背景技术

有源RC滤波器由于不需要片上集成电感线圈，是一种容易实现高集成度的滤波器结构。随着CMOS工艺的进步，有源RC滤波器能工作的频带不断提高，工作的电压不断降低，消耗的功耗越来越小，广泛地被应用于高性能、中低速应用的模拟射频电路。但有源RC滤波器所存在的电容电阻相对误差并未因此减小，当前主流的0.18微米的CMOS工艺下，金属-绝缘体-金属电容误差为15％，而电阻误差高达30％以上。该误差会极大地影响有源RC滤波器的频率传输特性。

应用于滤波器的前台校正电路能有效补偿电阻电容工艺偏差，而校正精度、校正速度，以及校正电路的面积、功耗为校正电路的主要指标。但现有的校正技术中普遍存在校正电路过于复杂，校正速度慢，功耗过高的问题。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何提高校正速度，降低功耗。

(二)技术方案

为解决上述技术问题，本发明提供了一种滤波器时间常数的校正装置，包括：

模拟模块，用于计算所述滤波器的时间常数RC，即所述滤波器的待校正电阻R与待校正电容C的乘积，并得到指示RC乘积量的信号，所述待校正电容由多个相同的另一电容串联而成；

数字模块，与所述模拟模块电连接，用于接收所述模拟模块发出的指示RC乘积量的信号，根据该信号通过计数的方式得到指示RC乘积量的数字码，然后根据该数字码计算校正后的电容控制码，以控制滤波器的每一电容，即所述另一电容。

其中，所述模拟模块包括相互连接的充电电路和比较电路，所述充电电路用于为待校正电容充电，所述比较电路用于对充电结束电压与指示充电结束的阀值电压V_TH进行比较，得到指示RC乘积量的信号，输出给所述数字模块。

其中，所述充电电路包括：

第一运算放大器OPA1，具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R的一端，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述第一运算放大器OPA1的负输入端电连接，栅极与所述第一运算放大器OPA1的输出端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，正输入端接电压源V_REF2，负输入端电连接所述第一NMOS管NMOS1的漏极；

开关S1及待校正电容C，所述开关S1与待校正电容C并联，并联的两端分别与所述第二运算放大器OPA2的负输入端和输出端电连接。

其中，所述比较电路包括：

第一比较器COMP1，所述第一比较器COMP1的正输入端电连接用于指示充电结束的阀值电压V_TH，所述第一比较器COMP1的负输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端END电连接所述数字模块。

其中，所述模拟模块还包括电源及电源控制模块，用于在校正结束后关闭所述电源，所述数字模块包括高速时钟和时钟控制模块，用于在校正结束后关闭所述高速时钟。

其中，所述开关为CMOS开关。

其中，所述滤波器为有源RC滤波器。

(三)有益效果

本发明具有如下优点：1、模拟模块中将现有的两个比较器改为一个比较器，只使用一个阈值电压V_TH指示充电结束。只要V_RISE上升到V_TH即输出充电结束信号给数字模块。从而一方面减小了校正电路的面积和功耗，另一方面减小了一个比较器的失配，提高了精度。2、采用一个高速时钟为上述充电过程计时，从而将指示RC乘积量的信号由模拟域的电压V转化为数字域的时钟周期数N，提高了精度。3、数字模块采用了“一步到位”的计算方法直接得到电容的二进制数字控制码，不再需要负反馈收敛到最终的控制码，从而大大减少了校正所需要的时间，提高了速度，减小了功耗。4、在校正结束之后，电源控制模块关闭模拟模块的电源，时钟控制模块自动数字模块的关闭时钟，可以减小功耗，而由于校正时间大大缩短，因此校正电路消耗的功耗也大大减小。

附图说明

图1是本发明的装置结构示意图；

图2是图1中模拟模块的电路图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明提出了一种滤波器时间常数的“一步到位“校正装置，其结构如图1所示，包括：

模拟模块，用于计算待校正电阻、电容的乘积RC，并得到指示RC乘积量的信号，所述模拟模块包括为待校正电容充电的充电电路和比较器；

数字模块，所述数字模块包括用于得到指示RC乘积量数字码的计数器，以及“一步到位”计算校正码的数字电路，所述数字模块电连接所述模拟模块，以接受所述模拟模块发出的指示RC乘积量的信号，计数得到指示RC乘积量的数字码，根据该数字码“一步到位”计算校正后的电容控制码，以控制待校正有源RC滤波器的每一电容。

所述模拟模块的结构如图2所示，包括：

第一运算放大器OPA1，所述第一运算放大器OPA1具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R的一端，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述第一运算放大器OPA1的负输入端电连接，栅极与所述第一运算放大器OPA1的输出端电连接，漏极与第二运算放大器OPA2的负输入端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，所述负输入端电连接所述第一NMOS管NMOS1的漏极；

CMOS开关S1及待校正的、由多个串联电容C1组成的电容C，所述CMOS开关S1与所述电容C并联，并联的两端分别与所述第二运算放大器OPA2的负输入端和输出端电连接；

第一比较器COMP1，所述第一比较器COMP1的正输入端电连接阀值电压V_TH，所述第一比较器COMP1的负输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端END电连接所述数字模块。

本发明的原理为：待校正的有源RC滤波器用到的电容全部取相同的电容值(即上述的待校正电容C)，且为单位电容ΔC(为预设值)的2N-1倍，采用N位二进制数字信号(即所述数字模块的输出信号，其包括电容控制码，该电容控制码是用于控制电容C大小的二进制码)控制；待校正的有源RC滤波器用到的电阻全部取为最小单位电阻ΔR(为预设值)的整数倍。校正装置校正的对象为滤波器的时间常数，即电阻R与电容C的乘积。校正装置的校正结果通过前述N位二进制数字信号输出给待校正的有源RC滤波器。

自动校正装置的校正思想在在2007年出版的IEEE Journal ofSolid-State Circuits的第42卷第3期的602-612页中的“A 20mW 3.24mm2 Fully Integrated GPS Radio for Location Based Services”一文中有所介绍，其具体工作过程如下(以下符号为上述文献中的符号，而非本发明图2中的符号)：在参考时钟的前半个周期内，开关处于断开的状态，反比于电阻R的电流为电容充电，使得V_RISE线性上升。在时钟的另半个周期，电容C被放电，V_RISE被置回V_REF2。在第一个时钟周期结束时，通过两个比较器的比较基准电压V_{TH_HIGH}、V_{TH_LOW}与V_RISE的最大值V_MAX得到比较结果UP/DN，以控制数字模块提高或者降低电容C的取值：

如果V_MAX＞V_{TH_HIGH}，则DN＝1，UP＝0，校正装置的数字模块会减小相应的电容控制码(为二进制码)。

如果V_MAX＜V_{TH_LOW}，则DN＝0，UP＝1，校正装置的数字模块会增大相应的电容控制码。

上述的负反馈过程一直进行到V_{TH_LOW}＜V_MAX＜V_{TH_HIGH}，此时DN＝0，UP＝0，此时校正装置的数字模块不改变当前的电容控制码，并给出一个校正结束信号。

此时，RC被设定在如下范围内：

$\frac{V_{\mathrm{REF}1}}{V_{\mathrm{TH}\_\mathrm{HIGH}}}\frac{T}{2}<\mathrm{RC}<\frac{V_{\mathrm{REF}1}}{V_{\mathrm{TH}\_\mathrm{LOW}}}\frac{T}{2}---\left(1\right)$

校正精度由二进制码的最低位变化量决定，校正的最终值可以通过V_{TH_HIGH}与V_{TH_LOW}控制。

可知，该校正方式在校正过程中存在一个负反馈环路，该负反馈环路虽然最终能够收敛到正确的校正结果，但存在如下两个问题：

1、负反馈收敛大大增加了校正所需的时间，使得校正速度减慢；

2、当今数字前台校正方法广泛采用在校正结束后关闭校正电路以减小功耗的做法，由于负反馈的收敛时间较长，使得校正电路工作时间长因此增大了功耗。名称为“一种滤波器的校正装置及有源RC复数滤波器”的中国发明专利申请提供了一种缩短校正收敛时间的方法，但仍继续沿用负反馈收敛的思路。

本发明的校正流程包括以下步骤：

S1、模拟模块计算得到与时间常数RC成正比的时间量T_RISE(也就是上述的“指示RC乘积量的信号”)；

S2、数字模块用高速时钟为T_RISE计数，将其转化为数字信号N(即上述数字码)；并根据N计算校正后的电容控制码SW_RIGHT；

S3、电源控制模块关闭模拟模块的电源，时钟控制模块关闭数字模块的时钟。

本发明相对上述的现有技术的两种校正方式有如下几点改进：

1、模拟模块中将上述两个比较器改为一个比较器，只使用一个阈值电压V_TH指示充电结束。只要V_RISE上升到V_TH即输出充电结束信号给数字模块。从而一方面减小了校正电路的面积和功耗，另一方面减小了一个比较器的失配，提高了精度。

从V_RISE上升开始到其到达V_TH的时间即为T_RISE，则在模拟模块中计算所得的时间公式如下：

$V_{\mathrm{MAX}}=V_{\mathrm{REF}2}+\frac{V_{\mathrm{REF}1}/R\&CenterDot;T_{\mathrm{RISE}}}{C}=V_{\mathrm{REF}2}+\frac{V_{\mathrm{REF}1}}{\mathrm{RC}}\&CenterDot;T_{\mathrm{RISE}}---\left(2\right)$

可得：

$T_{\mathrm{RISE}}=\frac{V_{\mathrm{MAX}}-V_{\mathrm{REF}2}}{V_{\mathrm{REF}1}}\&CenterDot;\mathrm{RC}---\left(3\right)$

2、采用一个高速时钟为上述充电过程计时，从而将指示RC乘积量的信号由模拟域的电压V转化为数字域的数字信号N，提高了精度。假设高速时钟的时钟周期为T_CLK，则N与T_CLK的关系为：

T_RLSE＝N·T_CLK    (4)

因此

$N=\frac{V_{\mathrm{MAX}}-V_{\mathrm{REF}2}}{V_{\mathrm{REF}1}}\&CenterDot;\mathrm{RC}/T_{\mathrm{CLK}}---\left(5\right)$

3、数字模块采用了“一步到位”的计算方法直接得到电容控制码，不再需要负反馈收敛到最终的控制码，从而大大减少了校正所需要的时间，提高了速度，减小了功耗。具体的电容控制码计算方法说明如下：

通过准确的时间常数的标定值R_NOM和C_NOM可以计算出N的标定值N_NOM：

$N_{\mathrm{NOM}}=\frac{V_{\mathrm{MAX}}-V_{\mathrm{REF}2}}{V_{\mathrm{REF}1}}\&CenterDot;R_{\mathrm{NOM}}{C}_{\mathrm{NOM}}/T_{\mathrm{CLK}}---\left(6\right)$

而通过将电容值从C校正到C_RIGHT可以得到校正后的时间常数，有：

R_NOM·C_NOM＝R·C_RIGHT        (7)

再由(5)、(6)、(7)可得：

$C_{\mathrm{RIGHT}}=\frac{N_{\mathrm{NOM}}}{N}\&CenterDot;C---\left(8\right)$

${\mathrm{SW}}_{\mathrm{RIGHT}}={\mathrm{SW}}_{\mathrm{INITIAL}}\&CenterDot;\frac{C_{\mathrm{RIGHT}}}{C}={\mathrm{SW}}_{\mathrm{INITIAL}}\&CenterDot;\frac{N_{\mathrm{NOM}}}{N}---\left(9\right)$

由(9)式可得，校正后的二进制电容控制码SW_RIGHT为原电容控制码SW_INITIAL的N_NOM/N倍，通过数字模块“一步到位”计算可得。图2中的SW表示电容控制码，初始值为SW_INITIAL，校正后为SW_RIGHT。

4、在校正结束之后，电源控制模块(通过图2的VDD_ANA控制信号)自动关闭模拟模块的电源，时钟控制模块(通过图2的CLK_ANA控制信号)自动数字模块的关闭时钟，可以减小功耗。由于校正时间大大缩短，因此校正电路消耗的功耗大大减小。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims (7)

1.一种滤波器时间常数的校正装置，其特征在于，包括：

模拟模块，用于计算所述滤波器的时间常数RC，即所述滤波器的待校正电阻R与待校正电容C的乘积，并得到指示RC乘积量的信号，所述待校正电容由多个相同的另一电容串联而成；

数字模块，与所述模拟模块电连接，用于接收所述模拟模块发出的指示RC乘积量的信号，根据该信号通过计数的方式得到指示RC乘积量的数字码，然后根据该数字码计算校正后的电容控制码，以控制滤波器的每一电容，即所述另一电容。

2.如权利要求1所述的装置，其特征在于，所述模拟模块包括相互连接的充电电路和比较电路，所述充电电路用于为待校正电容充电，所述比较电路用于对充电结束电压与指示充电结束的阀值电压V_TH进行比较，得到指示RC乘积量的信号，输出给所述数字模块。

3.如权利要求2所述的装置，其特征在于，所述充电电路包括：

第一运算放大器OPA1，具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R的一端，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述第一运算放大器OPA1的负输入端电连接，栅极与所述第一运算放大器OPA1的输出端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，正输入端接电压源V_REF2，负输入端电连接所述第一NMOS管NMOS1的漏极；

开关S1及待校正电容C，所述开关S1与待校正电容C并联，并联的两端分别与所述第二运算放大器OPA2的负输入端和输出端电连接。

4.如权利要求3所述的装置，其特征在于，所述比较电路包括：

第一比较器COMP1，所述第一比较器COMP1的正输入端电连接用于指示充电结束的阀值电压V_TH，所述第一比较器COMP1的负输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端END电连接所述数字模块。

5.如权利要求1所述的装置，其特征在于，所述模拟模块还包括电源及电源控制模块，用于在校正结束后关闭所述电源，所述数字模块包括高速时钟和时钟控制模块，用于在校正结束后关闭所述高速时钟。

6.如权利要求1所述的装置，其特征在于，所述开关为CMOS开关。

7.如权利要求1～6中任一项所述的装置，其特征在于，所述滤波器为有源RC滤波器。

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