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CN102239558A - 非易失性存储元件及其制造方法 - Google Patents

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CN102239558A CN2009801488058A CN200980148805A CN102239558A CN 102239558 A CN102239558 A CN 102239558A CN 2009801488058 A CN2009801488058 A CN 2009801488058A CN 200980148805 A CN200980148805 A CN 200980148805A CN 102239558 A CN102239558 A CN 102239558A
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resistance layer
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Abstract

本发明的非易失性存储元件(10)包括：基板(11)；在基板(11)上按顺序形成的下部电极层(15)和电阻层(16)；在电阻层(16)上形成的电阻变化层(31)；在下部电极层(15)的上方形成的配线层(20)；介于基板(11)与配线层(20)之间，以从配线层(20)到达电阻变化层(31)的方式形成的接触孔(26)且至少覆盖下部电极层(15)和电阻层(16)的层间绝缘层(17)；在接触孔(26)中以与电阻变化层(31)和配线层(20)连接的方式形成的上部电极层(19)，电阻变化层(31)的电阻值通过在下部电极层(15)与上部电极层(19)之间施加电脉冲而可逆地变化。

Description

非易失性存储元件及其制造方法
技术领域
本发明涉及使用通过电脉冲的施加电阻值可逆地变化的材料来存储数据的非易失性存储元件及其制造方法。
背景技术
近年，伴随电子设备的数字技术的发展，为了存储音乐、图像、信息等数据，对大容量且非易失性的存储装置的要求正在提高。作为应对这个要求的一个对策，以电阻值根据施加的电脉冲而变化且能持续保持该状态的电阻变化层作为存储元件的非易失性存储装置(以下，称ReRAM(resistive random access memory，电阻随机存取存储器))正在被关注。这是因为具有作为存储元件的结构比较简单易于高密度化和与现有的半导体工艺的整合性良好等特征。在这种ReRAM中，要求材料和其制作工艺的确立，研究开发正在活跃地进行中，这种材料是即使使由电阻变化层构成的存储元件微细化，也能稳定地再现性良好地发生设计的电阻值的变化。
作为能更加高密度的集成化的结构，已知一种形成了由设计在字线与位线交叉区域的电阻变化层形成的存储元件和由具有非线形的电流、电压特性的两接头元件构成的存储器单元的结构(第一现有技术例。例如，参照专利文献1。)。通过采用这样的构造，可以认为由于通过非线形元件的开关(转换，整流)特性(根据施加电压是否超过临界值而变为导通状态或者非导通状态的特性)来提高存储器单元的选择性，因此能实现高密度且能高速存取的ReRAM。
进而，已知实现更微细的结构的ReRAM。例如，已知使用有利用纳米孔的细孔结构体的存储器装置(第二现有技术例。例如，参照专利文献2。)。该存储器装置在通过阳极氧化而形成的纳米孔构造体中，制作埋入了下部电极、存储层和上部电极的存储器元件等作为细孔结构体，可以认为由此不仅能制作实效面积大的强电介质元件或者电阻变化元件，而且还能制作面密度高且大容量的半导体存储器。
现有技术文献
专利文献
专利文献1：日本特开2006-203098号公报
专利文献2：日本特开2005-120421号公报
发明内容
发明要解决的问题
在第一现有技术例中，由于通过非线形元件的开关特性提高存储器单元的选择性，因此能够高密度且高速地存取。但是，第一现有技术例中，没有具体的叙述由设置于字线与位线交叉区域的电阻变化层组成的存储元件和非线形元件的形成方法。例如，采用第一现有技术例中记载的结构时，能考虑通过干蚀刻法等形成存储器单元。但是，在通过干蚀刻法等形成存储器单元的情况下，作为可变电阻元件的存储部的可变电阻体的侧壁由蚀刻等的损伤引起低电阻化(短路(shortcircuit))或者高电阻化(开路(open))等，特性劣化，由此存储器单元的特性偏差容易变大。也就是说不能得到稳定的存储性能。
在第二现有技术例中，由于将在纳米孔结构体中埋入了下部电极、存储层和上部电极的存储器元件等作为细孔结构体来制作，所以能实现大容量化。但是，在例如第二现有技术例记载的结构中，通过在微细化的纳米孔中埋入相互不同的多个材料，在该纳米孔中形成下部电极、存储层和上部电极。这种情况下，存储层在位于纳米孔中心的柱状的上部电极与沿着纳米孔内壁形成的筒状下部电极所夹的薄筒状的区域内延伸。因此，如果连接在上部电极的接触部不是比形成存储器元件的纳米孔结构体更微细的孔，则上部电极与下部电极短路，不能发挥存储功能。由于使比微细的纳米孔结构体更加微细的孔稳定地以只位于上部电极上的方式形成，而需要新的技术开发，所以不适合现有的半导体工艺。换言之，这样的第二现有技术例在现有的半导体工艺中微细化是困难的。
本发明是为了解决上述问题而完成的，其目的是提供能微细化、具有稳定的存储性能的非易失性存储元件以及其制造方法。
解决问题的手段
为了解决上述问题，本发明的非易失性存储元件包括：基板；形成于上述基板上的下部电极层；电阻层，其形成于上述下部电极层上，含有由选自过渡金属的一种或者多种元素组成的金属被氧化后的氧不足型金属氧化物；电阻变化层，其形成于所述下部电极层上，包含氧不足型金属氧化物，其中该氧不足型金属氧化物是由含有选自过渡金属的一种或者多种元素的金属被氧化后而形成的；形成于上述下部电极层的上方的配线层；层间绝缘层，其介于上述基板与上述配线层之间，以从上述配线层到达上述电阻变化层的方式形成有接触孔，至少覆盖上述下部电极层和上述电阻层；和上部电极层，其形成于上述接触孔中，与上述电阻变化层和上述配线层连接，其中上述电阻变化层的电阻值通过在上述下部电极层与上述上部电极层之间施加电脉冲而可逆地变化。这里，在本发明中，对于“在基板上形成下部电极层”按照一般的解释，意味着两种情况：在基板上，直接形成下部电极层的情况；和在基板上隔着(通过)其他的元件形成下部电极层的情况。此外，“从基板的厚度方向观察”是“从基板的厚度方向透视地观察或者不透视地观察”的意思。此外，“层间绝缘层”是指两种情况：在非易失性存储元件的制造工序中通过一个工序形成的层间绝缘层；和在非易失性存储元件的制造工序中通过多个工序分别形成的多个层间绝缘层结合为一体的层间绝缘层。
根据这种结构，由于从基板的厚度方向观察电阻变化层形成于电阻层之中，因此在制作过程中即使电阻层受到由干蚀刻法等引起的损伤，也难以影响构成存储部的电阻变化层。其结果是，不仅能防止上部电极层与下部电极层之间的低电阻化(短路)或高电阻化(开路)，而且能得到稳定的存储功能。此外，存储部是由下部电极层与上部电极层夹着的电阻变化层，形成于接触孔的底部。因此，具有该存储部的存储元件的基本结构单位，由在层间绝缘层埋入上部电极层而形成的接触孔的制作工艺决定。因此，该存储元件的基本结构单位能微细化到制作工序的工序规则的最小尺寸。因此，能使非易失性存储元件微细化。并且，成为电阻变化层、上部电极层和下部电极层能通过通常的半导体工艺分别由个别的工序在平坦的基板上形成的结构，能通过与担当存储部以外的功能的部位相同的掩膜工艺(例如，CMOS工艺)标准地进行制作。因此，能通过精简的工序，容易地制作高可靠性的非易失性存储元件。
上述电阻变化层，优选形成为在从上述基板的厚度方向观察时，其全体位于上述电阻层之中，且上述接触孔形成为只到达上述电阻变化层。
根据这种结构，电阻变化层从基板的厚度方向观察，由于其全体位于电阻层之中，因此即使在制作过程中电阻层受到由干蚀刻法等引起的损伤，也能防止对构成存储部的电阻变化层的影响。
上述氧不足型金属氧化物优选氧不足型钽氧化物TaOx(0＜x＜2.5)。根据这种结构，能得到稳定的电阻变化动作。
上述电阻变化层也可以通过以下方式形成：在上述基板上顺序形成上述下部电极层和电阻层后，在上述基板上以覆盖上述下部电极层和上述电阻层的方式形成层间绝缘层，之后形成贯穿上述层间绝缘层到达上述电阻层的接触孔，之后将在上述接触孔的底部露出的上述电阻层氧化。
上述非易失性存储元件包括在上述基板上形成为带状的第一配线层，和在上述第一配线层的上方形成为带状的且与上述第一配线层立体交叉地形成的作为上述配线层的第二配线层，上述第一配线层由在上述基板上形成为带状的上述下部电极层与形成为带状的上述电阻层按顺序层叠构成，在上述第一配线层的上述电阻层的位于上述第一配线层与上述第二配线层的立体交叉点的部分之上形成上述电阻变化层，上述层间绝缘层，位于上述基板与上述第二配线层之间，形成从上述第二配线层到达上述电阻变化层的接触孔，以至少覆盖上述第一配线层的方式形成，上述上部电极层在上述接触孔中以与上述电阻变化层和上述第二配线层连接的方式形成。根据这种结构，能实现能得到稳定的存储功能且能微细化的交叉型非易失性存储元件。
在从上述基板的厚度方向观察时，多个上述第一配线层以相互有间隔地排列的方式形成，多个上述第二配线层以相互有间隔地排列的方式形成，且各上述第二配线层以与上述多个第一配线层交叉的方式形成，也可以在从上述基板的厚度方向观察的各上述第一配线层与上述第二配线层的交点形成上述电阻变化层、上述接触孔和上述上部电极层。根据这种结构，能实现能得到稳定的存储功能且能微细化的大容量交叉型非易失性存储元件。
上述电阻变化层也可以通过以下形成：在上述基板上带状地将上述下部电极层与电阻层按顺序层叠形成后，在上述基板上以覆盖上述下部电极层和上述电阻层的方式形成层间绝缘层，之后形成贯穿上述层间绝缘层到达上述电阻层的接触孔，之后将在上述接触孔的底部露出的上述电阻层氧化。
在上述下部电极层与上述第二配线层之间与上述电阻变化层串联连接地形成有非电阻性元件，上述非电阻性元件优选至少在一定电压范围内具有随着电压的绝对值的增大、相对于电压的绝对值的增加的电流的绝对值的增加的比例增大的电压—电流特性。根据这种结构，能防止由交调失真引起的写入错误和读出错误。
上述非电阻性元件也可以形成于上述电阻变化层与上述第二配线层之间。
上述非电阻性元件也可以是MIM二极管、MSM二极管或者非线性电阻(varistor，压敏电阻，变阻器)。
此外，本发明的非易失性存储元件的制造方法是电阻变化层的电阻值通过在下部电极与上部电极之间施加电脉冲而可逆地变化的非易失性存储元件的制造方法，包括：在基板上依次形成上述下部电极层和包含由从过渡金属中选择的1种或者多种元素构成的金属被氧化后的氧不足型金属氧化物的电阻层的工序A；在已完成上述工序A的基板上，形成覆盖上述下部电极层和上述电阻层的层间绝缘层的工序B；形成贯穿上述层间绝缘层到达上述电阻层的接触孔的工序C；将在上述接触孔的底部露出的上述电阻层氧化形成包含比该电阻层氧含有量多(大)的上述氧不足型金属氧化物的上述电阻变化层的工序D；将导电性材料埋入上述接触孔在该接触孔中形成与上述电阻变化层连接的上述上部电极层的工序E；在上述层间绝缘层上以与上述上部电极层连接的方式形成配线层的工序F。
根据这种结构，由于电阻变化层形成为在从基板的厚度方向观察时位于电阻层之中，因此能制作具有稳定的存储功能的非易失性存储元件。此外，能使非易失性存储元件微细化。进而，通过精简的工序能容易地制作高可靠性的非易失性存储元件。
在上述工序C中，上述接触孔优选形成为从上述基板的厚度方向观察时底部全部位于上述电阻层中。根据这种结构，在制作过程中即使电阻层受到由干蚀刻法等引起的损伤，也能防止对构成存储部的电阻变化层的影响。
在上述工序A中，在上述基板上多个上述下部电极层与上述电阻层的层叠体为带状且以相互有间隔地排列的方式形成，且上述层叠体构成第1配线层；在上述工序B中，在已完成上述工序A的基板上以覆盖上述多个第一配线层的方式形成层间绝缘层；在上述工序C中，以到达各上述第一配线层的上述电阻层的长度方向的多个部分(以下称立体交叉预定部)的方式分别形成多个上述接触孔，且各上述第一配线层的上述多个上述立体交叉预定部，在从上述基板的厚度方向观察时，分别以与构成上述配线层的多个第二配线层交叉的方式位于预定的点；在上述工序D中，使分别在上述多个接触孔的底部露出的上述电阻层氧化形成多个上述电阻变化层；在上述工序E中，在上述多个接触孔中对应各接触孔与上述电阻变化层连接地形成多个上述上部电极层；在上述工序F中，在上述层间绝缘层上，上述多个的第二配线层以分别与对应于各上述第一配线层的上述多个上述立体交叉预定部的上述多个上部电极层连接的方式形成，由此，也可以各上述第二配线层在从上述基板的厚度方向观察时与上述多个第一配线层交叉地形成。根据这种结构，通过精简的工序，能制作具有稳定的存储功能、能微细化且具有高可靠性的大容量交叉型非易失性存储元件。
上述工序D中的氧化处理也可以是在氧气氛中对上述电阻层进行等离子体氧化的处理。
上述工序D中的氧化处理也可以是在氧气氛中对上述基板进行加热的处理。
上述工序D中的氧化处理也可以是将氧离子向上述电阻层注入的处理。
在包括上述工序E和上述工序F的工序中，非电阻性元件形成在上述电阻变化层与上述配线层之间，上述非电阻性元件优选至少在一定电压范围内具有随着电压绝对值的增大、电流绝对值的增加相对于电压绝对值的增加的比例增大(相对于电压绝对值的增加的电流绝对值的增加的比例增大)的电压-电流特性。根据这种结构，能防止由交调失真引起的写入错误和读出错误。
作为上述非电阻性元件，也可以形成MIM二极管、MSM二极管或者非线性电阻(varistor，压敏电阻，变阻器)。
参照附图，通过以下的优选实施形态的详细的说明，明确本发明的上述目的、其他的目的、特征和优点。
发明的效果
本发明能有效地提供以上述说明的方式构成的、能微细化且具有稳定的存储性能的非易失性存储元件及其制造方法。
附图说明
【图1】图1(a)和(b)是表示本发明的实施方式1的非易失性存储元件的结构的附图，(a)是平面图(俯视图)，(b)是沿着(a)中的IB-IB线的截面图，(c)是表示电阻变化层的其他结构例子的截面图。
【图2】图2(a)到图2(d)是按顺序表示在本发明的实施方式1的非易失性存储元件的制造方法中从下部电极层形成到接触孔形成的工序的截面图。
【图3】图3(a)到图3(c)是按顺序表示从电阻变化层形成到配线层形成的工序的截面图。
【图4】是表示本发明的实施方式2的非易失性存储元件的结构的图，(a)是平面图，(b)是沿着(a)的IVB-IVB线的截面图。
【图5】图5(a)到图5(d)是按顺序表示在本发明的实施方式2的非易失性存储元件的制造方法中从下部电极层形成到电阻变化层形成的工序的截面图。
【图6】图6(a)到图6(c)是按顺序表示从上部电极膜形成到配线层形成的工序的截面图。
【图7】图7(a)和(b)是表示本发明的实施方式3的非易失性存储元件的结构的附图，(a)是平面图，(b)是沿着(a)的VIIB-VIIB线的截面图。
【图8】是表示本发明实施方式3的非易失性存储元件的制造方法中的上部电极层蚀刻工序的截面图。
【图9】图9(a)到图9(c)是按顺序表示从本发明实施方式3的非易失性存储元件的制造方法中的第一电极膜堆叠到第二配线层形成的工序的截面图。
具体实施方式
以下，参照附图说明本发明的优选实施方式。而且，以下在全部附图中对同一个或者与之相当的要素赋予相同的参照符号(附图标记)，省略其重复的说明。
(实施方式1)
“非易失性存储元件的结构”
图1(a)和(b)是表示本发明的实施方式1的非易失性存储元件的结构的附图，(a)是平面图，(b)是沿着(a)中的IB-IB线的截面图，(c)是表示电阻变化层的其他结构例子的截面图。而且，在图1(a)中，层间绝缘层17(参照图1(b))是通过透视被描绘的，省略了层间绝缘层的图示。
参照图1(a)和图1(b)时，本实施方式的非易失性存储元件10A包括基板11。基板11由硅半导体等构成。在本实施方式中，在基板11上形成使用非易失性存储元件10A的半导体集成电路(未图示)，其配线图案32形成于基板11上。在配线图案32上，形成有下部电极层15。这里，半导体集成电路和配线图案32是为了说明非易失性存储元件10A的用途而举例说明的。因此，并非必须在基板11上形成半导体集成电路和配线图案32。在省略配线图案32的情况下，例如，下部电极层15直接形成于基板11上，下部电极层15也可以兼做配线图案32。而且，非易失性存储元件10A和半导体集成电路构成非易失性存储装置。
在下部电极层15上形成有电阻层16。在电阻层16上形成有电阻变化层31。并且在基板11上覆盖配线图案32、下部电极层15、电阻层16和电阻变化层31(正确的说，位于电阻变化层31的正上方的不是层间绝缘层17而是接触孔26)地形成层间绝缘层17。在层间绝缘层17处，以将其贯穿到达电阻变化层31的方式形成接触孔26。这里，如图1(b)所示，接触孔26的底部(下侧開口)26a，在从基板11的厚度方向观察时，形成为其全体位于电阻层16之中。该接触孔26的底部26a的电阻层16上的位置是预先规定的。此外，接触孔26的底部26a在从基板11的厚度方向观察时，实质上与电阻变化层31一致(实质上完全重叠)。也就是说，接触孔26以只到达电阻变化层31的方式形成于层间绝缘层17。进而，电阻变化层31形成为距在接触孔26的底部26a露出的其表面有一定厚度。
在接触孔26中以填埋该接触孔26的方式形成上部电极层19。由此，上部电极层19的下表面(下端)与电阻变化层31连接。此外，从基板11的厚度方向观察上部电极层19实质上与电阻变化层31一致(实质上完全重叠)。这是因为由于在接触孔26形成后通过将电阻层16在其底部露出的该露出部分氧化而形成电阻变化层31，所以在上部电极层19的底面必然形成电阻变化层31。因此能够在不短路的情况下可靠地在电阻变化层31施加电压。
这里，以下所述的内容是重要的。以不使上部电极层19与电阻层16短路的方式在电阻变化层31上施加电压，从基板11的厚度方向观察，上部电极层19只要以其全体位于电阻变化层31之中的方式形成即可。因此，上部电极层19(或者接触孔26)与电阻变化层31，没有必要一定形成为如图1(b)所示的位置关系，也可以形成为如图1(c)所示的位置关系。而且，即使在这种情况下，接触孔26也是以只到达电阻变化层31的方式形成于层间绝缘层17。在图1(c)中，从基板11的厚度方向观察，电阻变化层31形成为在比上部电极层19的全体更大面积的面积上延伸。换言之，电阻变化层31以与其厚度相同程度的宽度向接触孔26外侧扩大地形成。若再用其他的表达方式，通过由对电阻层16实施氧化处理(在后面进行说明。)引起的氧从接触孔26的底部26a的扩散，而形成电阻变化层31。像这样通过对电阻层16实施氧化处理而形成电阻变化层31的情况下，根据其氧化条件等，电阻变化层31存在如图1(b)所示的方式形成的情况，也存在如图1(c)所示的方式形成的情况。
此外，从基板11的厚度方向观察时，电阻变化层31以其全体位于电阻层16之中的方式形成。根据这种结构，由于电阻变化层31充分的离开电阻层16的侧面，因此不会产生由侧面劣化引起的特性劣化的影响。若采用其他的表达方式，是电阻层16与下部电极层15的接合面积比电阻变化层31与上部电极层19的接合面积(接触面形成的面积)大的结构。若再用其他的表达方式，则是电阻层16的侧面与上部电极层19的侧面不是连续地连接的。
在层间绝缘层17的上表面，如图1(a)和图1(b)所示，以通过上部电极层19的上端(上表面)的方式形成配线层20。由此，形成于接触孔26中的上部电极层19与配线层20连接。
在以上的结构中，电阻变化层31构成电阻值通过电脉冲的施加而可逆地变化的存储部。此外，下部电极层15、电阻层16、电阻变化层31和上部电极层19构成利用该存储部的电阻值的变化来存储信息的存储元件18。
配线层20由例如铝(Al)、铜(Cu)等材料构成。下部电极层15由例如铝(Al)、铜(Cu)或者氮化钽(TaN)等电极材料构成。上部电极层19由例如钨(W)、氮化钽(TaN)、白金(铂，Pt)等导电性材料构成。
电阻层16由导电性的且具有电阻的材料构成。但是，从得到稳定的存储性能的观点出发，电阻层16优选实质上由过渡金属被氧化后的氧不足型金属氧化物构成。过渡金属可以由一种元素组成，也可以由多种元素组成。在本实施方式中，电阻层16是实质上由过渡金属被氧化后的氧不足型金属氧化物构成的。电阻层16由这些材料构成的理由，如后述那样，是因为通过将由这些材料组成的原始层的一部分氧化，而形成成为被氧化部分的电阻变化层31与成为剩余部分的电阻层16。因此，电阻层16由构成电阻变化层31的、含有与过渡金属被氧化后的氧不足型金属氧化物相同的过渡金属元素且氧含有量比其少的材料构成。
电阻变化层31由电阻值根据电脉冲的施加而可逆地变化的材料构成。但是，从得到稳定的存储性能的观点出发，电阻变化层31优选实质上由过渡金属被氧化后的氧不足型金属氧化物构成。过渡金属可以由一种元素组成，也可以由多种元素组成。本实施方式中，电阻变化层31由这种材料构成。但是，构成电阻变化层31的材料比构成电阻层16的材料含有更多的氧。此外，在由后述的制法形成的情况下，电阻变化层31定义为将电阻层16(正确的说是原始层)氧化而形成的层。
已知多种施加电脉冲时电阻可逆地变化的过渡金属被氧化后的氧不足型金属氧化物。例如，能举出HfOx、TaOx。即使在这样的电阻变化材料中，也优选TaOx(氧不足型钽氧化物(tantalum oxide))，因为其在恒定的条件(一定条件)下能稳定进行电阻变化。本实施方式中，举例说明使用该TaOx作为电阻变化层31的方式。以下针对TaOx详细说明。
<TaOx优选的组成范围>
TaOx优选的组成范围是，x在0＜x＜2.5的范围。因为推定TaOx在该范围表现出电阻变化现象。该理由与电阻变化的机制一同在以下进行说明。而且，推定TaOx在0＜x＜2.5的范围表现出电阻变化现象的理由和成为其根据的实验数据在本申请的申请人已经申请的国际申请PCT/JP2007/070751的国际公开公报WO 2008/059701A1中有详述，所以，详情请参照上述文献。
<电阻变化的机制>
以下，针对在上部电极层与下部电极层之间存在氧不足型钽氧化物层和作为高电阻层的第二氧不足型的钽氧化物层的情况进行说明。即，在本实施方式中，电阻层16由氧不足型钽氧化物构成，相当于电阻变化层31由氧含有量比电阻层16的氧不足型钽氧化物多的氧不足型钽氧化物构成的情况。
氧不足型钽氧化物层的电阻变化现象能够认为是，在上部电极层与氧不足型钽氧化物层的界面附近，出现由电场引起的氧原子集中或扩散。具体的说，若在上部电极层施加正电压带负电的氧原子在上部电极层侧集中，形成高电阻层而高电阻化。相反的若施加负电压，则氧原子在氧不足型钽氧化物层内扩散，电阻下降。这里，如果在上述界面(正确的说是氧不足型钽氧化物层侧的界面)存在作为高电阻层的第二氧不足型钽氧化物层，则在该部分有大电压，氧被注入到该高电阻层，氧含有率变得越来越高，接近作为绝缘物而已知的具有化学计量学组成的Ta2O5。其结果是，非易失性存储元件自身的电阻上升，成为高电阻化状态。但是，若在上述界面不存在作为高电阻层的第二氧不足型钽氧化物层，则电压均匀地施加在氧不足型钽氧化物层上，在界面附近难以形成接近绝缘物的高电阻层。其结果是，难以引起电阻变化现象。但是，即使在第二氧不足型钽氧化物层不存在的情况下，施加比稳定动作的电压高的电压，或施加数量多的电脉冲，即可以认为只要通过成形工序，制作类似于第二氧不足型钽氧化物层的层，则此后稳定的电阻变化就可发生。
此外，根据上述那样的机制，可以认为在与第二氧不足型钽氧化物层连接的电极施加了具有正电压的电脉冲时易引起高电阻化，相反地施加了负电压时易引起低电阻化。但是，即使在与第二氧不足型钽氧化物层不连接的电极侧通过成形工序形成类似第二氧不足型钽氧化物层的具有高氧含有率的层，表现出该相反的电阻变化的动作也是可能的，并非必须满足上述的施加电压的极性与电阻值之间的关系。
根据这样的机制，可认为，电阻变化现象，在氧不足型钽氧化物TaOx(0＜x＜2.5))中，在其氧含有量(x)的整个范围都会发生。但是考虑，依赖于氧含有量，发生的电阻变化的程度产生差异。若氧含有量变少则氧不足型钽氧化物TaOx的电的性质接近导体(金属)，相反的若氧含有量变多则氧不足型钽氧化物TaOx的电的性质接近绝缘体，因为认为在其中任一种情况下波及到其电阻值的电阻变化的影响都变小。
<本实施方式>
本实施方式中用TaOx薄膜(0＜x＜2.5)作为电阻层16，用TaOy(x＜y)作为电阻变化层31。
根据以上已说明的本实施方式的非易失性存储元件10A的结构，电阻变化层31，从基板11的厚度方向观察，由于其全体位于电阻层16之中，因此在制作过程中电阻层16即使受到由干蚀刻法等引起的损伤，也难以影响构成存储部的电阻变化层31。其结果是，不仅能防止上部电极层19与下部电极层15之间的低电阻化(短路)或高电阻化(打开)，而且能得到稳定的存储功能。
此外，本实施方式的非易失性存储元件10A中，存储部是由下部电极层15与上部电极层19夹着的电阻变化层31，形成于接触孔26的底部。因此，具有该存储部的存储元件的基本构成单位，由在层间绝缘层17埋入下部电极层19形成的接触孔的制作工艺决定。因此，该存储元件的基本结构单位能微细化到制作工序的工序规则(processrule)的最小尺寸。因此，能使非易失性存储元件10A微细化。
【非易失性存储元件的制造方法】
接着，说明采用如上述那样构成的非易失性存储元件10A的制造方法。
图2(a)到图2(d)是按顺序表示在本发明的实施方式1的非易失性存储元件的制造方法中从下部电极层形成到接触孔形成的工序的截面图。图3(a)到图3(c)是按顺序表示从电阻变化层形成到配线层形成的工序的截面图。
在图2(a)所示的工序中，在已形成了规定的配线图案32的基板11上，将下部电极膜15’和电阻膜16’通过溅射法、CVD等按此顺序进行堆叠。作为电阻膜16’的材料，这里使用氧不足型钽氧化物TaOx(0＜x＜2.5)。而且，“形成”是指蚀刻为规定的图案形状的状态，但是以下也有包含进行了堆叠的状态作为“形成”来进行说明的情况。作为下部电极膜15’的材料，这里采用铝(Al)、铜(Cu)或者氮化钽(TaN)等。
接着，在图2(b)所示的工序中，通过通常的曝光工艺和显影工艺，形成规定图案形状的掩膜图案，将其作为掩膜，对下部电极膜15’和电阻膜16’的层叠膜进行蚀刻。之后，除去掩膜图案。由此，形成图案化为规定形状的下部电极层15与电阻层16的层叠体。而且，该电阻层16正确的说是为了最终将该电阻层16一部分氧化形成由其氧化部分组成的电阻变化层31和由剩余部分组成的电阻层16(参照图3(a))的原始层。
接着，在图2(c)所示的工序中，以覆盖下部电极层15与电阻层16的层叠体的方式将层间绝缘层17通过CVD等进行堆叠。之后，利用CMP工序(Chemical Mechanical Polishing Process，化学机械研磨工序)使层间绝缘层17平坦化。
接着，在图2(d)所示的工序中，在层间绝缘层17上，通过通常的曝光工艺和显影工艺形成在电阻层16上(正确的说是下部电极层15与电阻层16的层叠体上)的规定的位置的上方具有开口的掩膜图案。之后，将掩膜图案作为掩膜对层间绝缘层17进行干蚀刻，形成接触孔26。之后，除去掩膜图案。该接触孔26，如从图2(d)和图1(a)表明的那样，从基板11的厚度方向观察时，以其底部全部位于电阻层16之中的方式形成。由此，在接触孔26的底部只露出电阻层16。
接着，在图3(a)所示的工序中，对在接触孔26的底部露出的电阻层16，实施例如在氧化气氛中施加功率为1100W、处理时间为30秒的等离子体氧化处理。于是，活性氧、氧离子或者氧原子从电阻层16的在接触孔26的底部露出的表面在电阻层扩散，侵入距电阻层16的在接触孔26露出的表面有一定深度(厚度)的区域(参照符号31所示)。由此，该区域31成为氧含氧量比电阻层16的剩余区域(参照符号31所示的区域以外的区域)多(大)的区域。该区域31构成电阻变化层。在所述等离子体氧化处理中，距电阻层16的在接触孔26的底部露出的表面为10nm程度的深度形成电阻变化层31。
而且，若电阻层16由氧不足型钽氧化物TaOx(0＜x＜2.5)组成，则电阻变化层31为TaOy(0＜y＜2.5、x＜y)。
而且，在电阻层由TaOx组成的情况下，由于形成作为电阻层16的TaOx，之后通过将其表面氧化处理而形成电阻变化层31，因此容易控制高浓度氧化物层(电阻变化层31)和低浓度氧化物层(电阻层16)的浓度。
在形成上述电阻变化层31的工序中，在氧化气氛中进行等离子体氧化处理，但是本发明不限定于此，至少也可以进行以下任一种处理：在含氧的气氛下的加热处理(以下称热氧化处理)、在含氧的气氛下的等离子体氧化处理和氧离子注入。以下，将这样的热氧化处理、等离子体氧化处理和离子注入统称为氧化处理。
并且，在电阻层16由氧不足型钽氧化物TaOx(0＜x＜2.5)组成的情况下，为了形成电阻变化层31，也可以不进行上述那样的氧化处理，而实施成形工序。例如，为了在2V大小的具有100ns宽度的电脉冲下使具有电阻状态变化的潜在能力的非易失性存储元件动作，在制造之后马上施加与此相异的电脉冲(例如，电压值：以下部电极为基准，对上部电极+3V、脉冲宽度：100ns、次数：40次)，由此能够形成电阻变化层31。
接着，在图3(b)所示的工序中，在层间绝缘层17上和接触孔26中将上部电极膜(未图示)通过溅射法、CVD法等进行堆叠。作为上部电极膜的材料，能使用例如钨(W)或铂(Pt)等导电性材料。之后，通过CMP工艺或其他平坦化工艺等研磨除去层间绝缘层17上的上部电极膜。由此，只在接触孔26中残留有上部电极膜，其构成上部电极层19。此外，该上部电极层19与电阻变化层31连接。
接着，在图3(c)所示的工序中，在层间绝缘层17和上部电极层19上将配线层膜(未图示)通过溅射法、CVD法等进行堆叠。作为配线膜的材料，能使用例如铝(Al)、铜(Cu)等。之后，通过通常的曝光工艺和显影工艺，在该配线膜上形成规定图案形状的掩膜图案。该掩膜图案，在蚀刻中以残留的配线膜通过上部电极层19上的方式形成。之后，将该掩膜图案作为掩膜将配线膜进行干蚀刻。之后，除去掩膜图案。由此，形成与上部电极层19连接的配线层20。
这样形成的配线图案32和配线层20，与形成于基板11的半导体集成电路(未图示)以其他途径电连接。由此，所述半导体集成电路与非易失性存储元件10A的下部电极层15和上部电极层19电连接。而且，半导体集成电路的形成工序与现有技术中的情况是相同的。
由此能够制造图1所示的非易失性存储元件10A。
而且，用该非易失性存储元件10A，能制作例如由1晶体管/1非易失性存储部的结构组成的非易失性存储装置。
根据上述的本实施方式的非易失性存储元件的制造方法，下部电极层15与上部电极层19夹着的电阻变化层31构成存储部，该电阻变化层31形成于接触孔26的底部。该电阻变化层31通过将在接触孔26露出的电阻层16进行氧化处理而形成，且由于能够在受到侧壁泄漏(leak)(低电阻化)、高电阻化等的蚀刻等引起的工艺损伤的影响的电阻层16的端面的内侧形成，所以能防止由工艺损伤引起的特性劣化(短路或者开路)。
进而，上述非易失性存储元件的制造方法，以能通过通常的半导体工艺分别由个别的工序在平坦的基板上形成非易失性存储元件的方式构成。因此，非易失性存储元件能通过与担当存储部以外的功能的部位相同的掩膜工艺(例如，CMOS工艺)标准地进行制作，能通过精简的工序容易地得到高可靠性的非易失性存储元件。
“非易失性存储元件的动作”
接着，说明采用了以上结构的本实施方式的非易失性存储元件10A的动作。
在该非易失性存储元件10A中，在下部电极层15与上部电极层19之间施加第一规定电脉冲(电流脉冲或者电压脉冲)。于是，在下部电极层15与上部电极层19之间配置的电阻变化层31上施加该电脉冲。由此，该电阻变化层31的电阻值成为第一规定电阻值，维持其状态。而且，在该状态中，在下部电极层15与上部电极层19之间施加第二规定电脉冲时，电阻变化层31的电阻值成为第二规定电阻值，维持其状态。
这里，将第一规定电阻值与第二规定电阻值例如分别对应2值数据的两个值。其结果是，通过将第一或者第二规定电脉冲施加在电阻变化层31上，能在非易失性存储元件10A写入2值数据。此外，对非易失性存储元件10A，供给不使电阻变化层31的电阻值变化的电压或者电流，通过检出其电阻值，能读出写入至非易失性存储元件10A的2值数据。
由此在下部电极层15与上部电极层19之间配置的电阻变化层31，作为存储部来工作。
【实施例】
以下表示本实施方式的实施例。实施例1是：在上述非易失性存储元件的制造方法中，使用TaOx作为电阻层16的材料，进行等离子体氧化处理作为对所述电阻层16的氧化处理，形成电阻变化层31TaOy。作为电阻层16的材料的TaOx的组成是x＝1.8，作为电阻变化层31的材料的TaOy的组成是y＝2.49。
实施例2是：在上述非易失性存储元件的制造方法中，使用TaOx作为电阻层16的材料，进行热氧化处理作为对所述电阻层16的氧化处理，形成电阻变化层31。作为电阻层16的材料的TaOx的组成是x＝1.8，作为电阻变化层31的材料的TaOy的组成是y＝2.49。
于是，在实施例1的非易失性存储元件中，不进行成形加工，在上部电极层19与下部电极层15之间施加了2V的脉冲电压(脉冲宽度：100ns)时，非易失性存储元件的电阻值变为30000Ω，并且在上部电极层19与下部电极层15之间施加了-1V的脉冲电压(脉冲宽度：100ns)时，非易失性存储元件的电阻值变为了2000Ω。在实施例2的非易失性存储元件中，不进行成形加工，在上部电极层19与下部电极层15之间施加了1.8V的脉冲电压(脉冲宽度：100ns)时，非易失性存储元件的电阻值变为20000Ω，并且在上部电极层19与下部电极层15之间施加-1V的脉冲电压(脉冲宽度：100ns)时，非易失性存储元件的电阻值变为了1300Ω。
此外，对实施例1到实施例2的非易失性存储元件，分别交替地多次施加了上述的不同的电压脉冲时，各自的电阻值可逆地变化。
总结以上内容，如表1所示。
【表1】
Figure BPA00001385338600171
这样，根据实施例1至实施例2，在本实施方式的非易失性存储元件10A中，已经证实了通过使用TaOx作为电阻层16的材料，将该电阻层16进行氧化处理形成电阻变化层31，能得到稳定地进行电阻变化(存储动作)的非易失性存储元件。
此外，在使用了TaOx作为电阻层的材料的情况下，对于不进行氧化处理通过成形加工工序形成了电阻变化层31的实施例子(未记载)，也确认了同样能稳定地进行电阻变化动作。
(实施方式2)
图4是表示本发明的实施方式2的非易失性存储元件的结构的图，(a)是平面图，(b)是沿着(a)的IVB-IVB线的截面图。在图4(a)中，为了容易理解将最上层的绝缘保护层21的一部分切除使非易失性存储元件得以表示。
本实施方式的非易失性存储元件10B是将实施方式1的非易失性存储元件10A作为交叉型的存储元件而构成的。因此，本实施方式的非易失性存储元件10B的基本的结构与实施方式1的非易失性存储元件10A相同，所以以两者的不同点为主进行说明。
如图4(a)和图4(b)所示，在本实施方式的非易失性元件10B中，在基板11上(正确的说是隔着第一层间绝缘层13和第二层间绝缘层14的基板11上)形成为带状的多个第一配线层33，在与基板11的主面平行的面内，以规定的间距相互平行地形成。多个第一配线层33，在本实施方式中是按这样形成的，但是不限定于此，也可以相互平行地有间隔地排列形成。第一配线层33是由在带状的下部电极层15上层叠了带状的电阻层16的层叠体构成。下部电极层15与电阻层16从基板11的厚度方向观察时实质上相互完全重叠地堆叠起来。
在多个第一配线层33的上方，形成为带状的多个第二配线层20，在与基板11的主面平行的面内，以规定的间距相互平行地形成。而且，多个第二配线层20，不限定于此，也可以相互平行地有间隔地排列形成。第二配线层由实施方式1的配线层20成带状地形成。多个(全部)第二配线层20，以各第二配线层20与多个(全部)第一配线层33相互垂直的方式形成。而且，多个(全部)第二配线层20，不限定于此，也可以以各第二配线层20与多个(全部)第一配线层33交叉的方式形成。
此外，在基板11上(正确的说是隔着(通过)第一层间绝缘层13和第二层间绝缘层14的基板11上)，第三层间绝缘层17形成为覆盖多个第一配线层33且介于多个第一配线层33与多个第二配线层20之间。这里，在覆盖多个第一配线层33的第三层间绝缘层17上形成有多个第二配线层20。第三层间绝缘层17相当于实施方式1的层间绝缘层17。
而且，在从基板11的厚度方向观察的各第一配线层33与第二配线层20的交点(各第一配线层33与第二配线层20的立体交叉点)34，与实施方式1的非易失性存储元件10A相同地，贯穿第三层间绝缘层17以从第二配线层20到达电阻变化层31的方式形成接触孔26，在该接触孔26内形成有上部电极层19。
在本实施方式的交叉型非易失性存储元件10B中，下部电极层15、电阻层16、电阻变化层31和上部电极层19构成单位存储元件(存储器单元)18。而且，该单位存储元件18全部形成于第一配线层33与第二配线层20的立体交叉点34，且对应各第一配线层33的全部的单位存储元件18共用构成各第一配线层33的下部电极层15和电阻层16作为它们的下部电极层15和电阻层16。
在第三层间绝缘层17上，覆盖多个第二配线层20地形成绝缘保护层21。
进而，在本实施方式中，基板11由硅单晶基板构成，在该基板11上形成有直接集成有晶体管等有源(能动)元件12的半导体电路。交叉型非易失性存储元件10B和所述半导体集成电路构成非易失性存储装置。在图4(b)中，作为半导体电路的结构要素举例说明了有源元件12。此外，作为该有源元件，举例说明了具有源极区域12a、漏极区域12b、栅极绝缘膜12c和栅极电极12d的晶体管。但是，半导体电路，除了这些有源元件12，还包含一般的DRAM等的存储器电路所需要的元件。
在本实施方式中，在基板11上形成有包含有源元件12的半导体电路，以填埋该半导体电路的结构要素之间的方式形成第一层间绝缘层13。半导体电路的结构要素，通过形成于第一层间绝缘层13上的半导体电路配线24和贯穿第一层间绝缘层13而形成的接触部23相互连接。在第一层间绝缘层13上形成有第二层间绝缘层14。而且，在该第二层间绝缘层14上直接形成有交叉型非易失性存储元件(正确的说是除去了交叉型非易失性存储元件10B的基板11的部分)。而且，通过贯穿第二层间绝缘层14形成的埋入导体22，半导体电路配线24与第一配线层33连接。此外，通过贯穿第二层间绝缘层14形成的埋入导体22与贯穿第三层间绝缘层17形成的埋入导体(为图示)，半导体配线24与第二配线层20连接。
接着，说明采用上述这样的结构的交叉型非易失性存储元件的制造方法。
图5(a)到图5(d)是按顺序表示在本发明的实施方式2的非易失性存储元件的制造方法中的从下部电极层形成到电阻变化层形成的工序的截面图。图6(a)到图6(c)是按顺序表示从上部电极膜形成到配线层形成的工序的截面图。而且，在实际的非易失性存储元件10B中，形成多个第一配线层33和第二配线层20，在它们的立体交叉点34处分别形成有单位存储元件18，在图5(a)到图6(c)中，为了容易理解，省略非易失性存储元件10B的基板11和通过通常的半导体工艺能制造的有源元件12，为了使附图简单化只表示包含单位存储元件18的主要部分(第二层间绝缘层14以上的结构)。此外，为了容易理解，将一部分扩大表示。此外，本实施方式的非易失性存储元件的制造方法，因为基本的工艺与实施方式1的非易失性存储元件的制造方法是共通的，所以省略或者精简其共通的工艺进行说明。
在图5(a)所示的工序中，在第二层间绝缘层14上将下部电极膜15’和电阻膜16’按此顺序进行堆叠。而且，用规定形状的掩膜图案对这些进行蚀刻，形成多个下部电极层15与电阻层16的层叠体33。该层叠体33构成第一配线层。该多个第一配线层33，如图4(a)所示，形成为相互平行以规定的间距排列。
接着，在图5(b)所示的工序中，以覆盖多个第一配线层33的方式将第三层间绝缘层17进行堆叠实施平坦化。
接着，在图5(c)所示的工序中，在第三层间绝缘层17上形成在各第一配线层33上的多个规定位置的上方有开口的掩膜图案。该多个规定位置是与多个第二配线层20立体交叉的位置(立体交叉预定部)，即图4(a)和图4(b)所示的立体交叉点34。之后，将掩膜图案作为掩膜对第三层间绝缘层17实行干蚀刻，形成接触孔26，之后除去掩膜图案。
接着，在图5(d)所示的工序中，对在接触孔26的底部露出的电阻层16进行氧化处理，在接触孔26的底部形成电阻变化层31。
接着，在图6(a)所示的工序中，在第三层间绝缘层17上和接触孔26中堆叠上部电极膜19’。
接着，在图6(b)所示的工序中，通过CMP工艺等研磨除去第三层间绝缘层17上的上部电极膜19’。由此，在接触孔26中形成上部电极层19。
接着，在图6(c)所示的工序中，在层间绝缘层17和上部电极层19上堆叠配线层膜(未图示)，在该配线膜上形成规定形状的掩膜图案。然后，用该掩膜图案对这些进行蚀刻，形成多个带状的第二配线层20。之后，除去掩膜图案。该多个第二配线层20如图4(a)所示形成为相互平行以规定的间距排列，且各第二配线层20形成为与多个第一配线层33垂直。
这样形成的第一配线层33和第二配线层20与含有形成于基板11的有源元件12的半导体集成电路通过其他途径电连接。由此，该半导体集成电路与非易失性存储元件10B的下部电极层15和上部电极层19电连接。
按照这样，能制造图4(a)和图4(b)所示的非易失性存储元件10B。用该非易失性存储元件10B能制作例如交叉型大容量非易失性存储元件。
根据这样的本实施方式，能提供能微细化且具有稳定的存储性能的交叉型非易失性存储元件和其制造方法。
(实施方式3)
图7(a)和(b)是表示本发明的实施方式3的非易失性存储元件的结构的图，(a)是平面图，(b)是沿着(a)的VIIB-VIIB線的截面图。在图7(a)中，为了容易理解将最上层的绝缘保护层21的一部分切除使非易失性存储元件得以表示。
如图7(a)和图7(b)所示，本实施方式的非易失性存储元件10C，在电阻变化层31与第二配线层20之间形成有非电阻性元件27，这点与实施方式2的非易失性存储元件10B不同，这以外与实施方式2的非易失性存储元件10B相同。以下，以该不同点为主进行说明。
具体而言，非电阻性元件(non-ohmic element)27是以MIM二极管(Metal-Insulator-Metal Diode，金属-绝缘体-金属二极管)、MSM二极管(Metal-Semiconductor-Metal Diode，金属-半导体-金属二极管)、非线性电阻(varistor，压敏电阻，变阻器)等为代表的周知的元件。该非电阻性元件27有必要至少在一定电压范围具有随着电压绝对值的增大，相对于电压绝对值的增加的电流绝对值的增加的比例增大的电压-电流特性。这里，相对于电压绝对值的增加的电流绝对值的增加的比例是(微分)导电度。由于具有这样的电压-电流特性，因此非电阻性元件27在某电压范围内，在相对低的电压(绝对值)区域中接近非导通状态，在相对高的电压(绝对值)区域中接近导通状态。由此，若对被选择的单位存储元件18施加具有相对高的电压区域的适当的电压的脉冲，则被选择的单位存储元件18发生电阻变化，另一方面虽然通过低电阻状态的单位存储元件18对一部分没被选择的单位存储元件18也施加该电压脉冲，但是其电压变为相对低的电压区域的电压，该未被选择的单位存储元件18不发生电阻变化。其结果是，能防止电压脉冲的蔓延(交调失真(cross talk))。并且，在电阻变化层31根据施加相互不同极性的两个电脉冲产生电阻变化的情况下，非电阻性元件27有必要对于正和负双方电压具有上述电压-电流特性，但是在电阻变化层31根据施加相互相同极性的电脉冲产生电阻变化的情况下，非电阻性元件27只有必要在正和负任一方的电压上具有上述电压-电流特性。这种情况下，能使用通常的二极管作为非电阻性元件27。
在本实施方式中，非电阻性元件27由例如为非电阻性材料层29被第一电极28和第二电极30夹着的结构。非电阻性元件27作为MSM二极管时，作为非电阻性材料层29，使用例如氮缺乏型氮化硅(SiNx)，作为第一电极28和第二电极30的材料，使用例如氮化钽(TaN)或钨(W)。此外，非电阻性元件27作为MIM二极管时，作为非电阻性材料层29，使用绝缘体，作为第一电极28和第二电极30的材料使用合适的金属。
在本实施方式中，在各立体交叉点34处，在接触孔26中按顺序层叠上部电极层19和第二电极28。而且，各第二配线20的各个，形成有在第三层间绝缘层上形成的带状非电阻性材料层29与在该非电阻性材料层29上形成的带状第二电极30与在该第二电极30上形成的带状第二配线层20的层叠体35。在该层叠体35中，非电阻性材料层29、第二电极30和第配线层20，从基板11的厚度方向观察时以实质上相互完全重合的方式层叠。这样，能实现在构成单位非易失性存储元件18的上部电极层19与第二配线层20之间，配置由第一电极28、非电阻性材料层29和第二电极30组成的非电阻性元件27的结构。
接着，说明如以上那样构成的实施方式3的非易失性存储元件10C的制造方法。
图8是表示本发明实施方式3的非易失性存储元件的制造方法中上部电极层蚀刻工序的截面图。图9(a)到图9(c)是顺序表示本发明实施方式3的非易失性存储元件的制造方法中从堆叠第一电极膜到形成第二配线层的工序的截面图。
本实施方式的非易失性存储元件的制造方法到图6(b)所示的上部电极层19的形成工序为止与实施方式2的非易失性存储元件的制造方法相同。由此省略其说明。
在本实施方式的图6(b)所示的工序中，在形成上部电极层19之后，在图8所示的工序中，对形成于接触孔26的上部电极层19选择性地进行蚀刻，在接触孔26形成凹部。
接着，在图9(a)所示的工序中，在第三层间绝缘层17上和接触孔26的凹部内堆叠第一电极膜28’。
接着，在图9(b)所示的工序中，通过CMP工艺等研磨除去第三层间绝缘层17上的第一电极膜28’。由此，在接触孔26的凹部形成第一电极28。此外，该第一电极28与上部电极层19连接。
接着，在图9(c)所示的工序中，在第三层间绝缘层17和第一电极层28上按顺序堆叠非电阻性材料膜(未图示)、第二电极膜(未图示)和第二配线膜(未图示)，在这些堆叠膜上形成规定形状的掩膜图案。然后，用该掩膜图案对这些进行蚀刻，形成多个带状层叠体35。之后，除去掩膜图案。层叠体35是由非电阻性材料层29、第二电极30和第二配线层20按顺序层叠而成的。该多个层叠体35如图7(a)所示，形成为相互平行、按规定的间距排列，且各层叠体35形成为与多个第一配线层33垂直。
根据这样的本实施方式，在能微细化且具有稳定的存储性能的交叉型非易失性存储元件中，不仅能防止电压脉冲的蔓延(交调失真(cross talk))，而且能防止写入错误和读出错误等。
而且，在上述实施方式1到实施方式3中，电阻层16和电阻变化层31实质上分别由规定的材料构成。但是，显然电阻层16和电阻变化层31也可以包含规定的材料以外的通常存在的浓度水平的微量的杂质。此外，电阻层16和电阻变化层31可以在规定的材料以外包含添加物(例如，对存储特性没有影响的添加物)。
通过上述说明，对本领域技术人员来说，本发明的很多改良和其他的实施方式是显而易见的。因此，上述说明，仅作为举例说明进行解释，目的是指导本领域技术人员本发明的优选实施方式。在不脱离本发明的主旨的情况下，能对其结构和/或功能的详细情况进行实质上的变更。
产业上的可利用性
本发明的非易失性存储元件，在数字家电、存储卡、便携式电话机和个人电脑等各种电子设备的用途中是有用的。
本发明的非易失性存储元件的制造方法作为能用于数字家电、存储卡、便携式电话机和个人电脑等各种电子设备的非易失性存储元件的制造方法是有用的。
符号说明
10A、10B、10C  非易失性存储元件
11  基板
12  有源元件
12a  源极区域
12b  漏极区域
12c  栅极绝缘膜
12d  栅极电极
13  第一层间绝缘层
14  第二层间绝缘层
15  下部电极层
16  电阻层
17  第三层间绝缘层(层间绝缘层)
18  单位存储元件(存储器单元)
19  上部电极层
20  第二配线层(配线层)
21  绝缘保护层
22  埋入导体
23  接触部
24  半导体电路配线
26  接触孔
27  非电阻性元件
28  第一电极
29  非电阻性材料层
30  第二电极
31  电阻变化层
32  配线图案
33  第一配线层
34  立体交叉点
35  层叠体

Claims (19)

1.一种非易失性存储元件，其特征在于，包括：
基板；
形成于所述基板上的下部电极层；
电阻层，其形成于所述下部电极层上，包含氧不足型金属氧化物，其中该氧不足型金属氧化物是由含有选自过渡金属的一种或者多种元素的金属被氧化后而形成的；
电阻变化层，其形成于所述电阻层上，包含氧含有量比该电阻层多的所述氧不足型金属氧化物；
在所述下部电极层上方形成的配线层；
层间绝缘层，其位于所述基板与所述配线层之间，以从所述配线层到达所述电阻变化层的方式形成有接触孔，至少覆盖所述下部电极层和所述电阻层；和
上部电极层，其在所述接触孔中以与所述电阻变化层和所述配线层连接的方式形成，其中
所述电阻变化层的电阻值通过在所述下部电极层和所述上部电极层之间施加电脉冲而可逆地变化。
2.如权利要求1所述的非易失性存储元件，其特征在于：
所述电阻变化层，形成为在从所述基板的厚度方向观察时，其整体位于所述电阻层之中，且所述接触孔形成为只到达所述电阻变化层。
3.如权利要求1所述的非易失性存储元件，其特征在于：
所述氧不足型金属氧化物是氧不足型的钽氧化物TaOx，其中0＜x＜2.5。
4.如权利要求1～3中任一项所述的非易失性存储元件，其特征在于：
所述电阻变化层以如下方式形成：在所述基板上按顺序形成所述下部电极层和电阻层之后，在所述基板上以覆盖所述下部电极层和所述电阻层的方式形成层间绝缘层，之后形成贯穿所述层间绝缘层到达所述电阻层的接触孔，然后将在所述接触孔的底部露出的所述电阻层氧化。
5.如权利要求1所述的非易失性存储元件，其特征在于，包括：
在所述基板上形成为带状的第一配线层，和在所述第一配线层的上方形成为带状，且以与所述第一配线层立体交叉的方式形成的作为所述配线层的第二配线层，其中
所述第一配线层由在所述基板上形成为带状的所述下部电极层与形成为带状的所述电阻层按顺序层叠构成，
在所述第一配线层的所述电阻层的位于所述第一配线层与所述第二配线层的立体交叉点的部分上形成有所述电阻变化层，
所述层间绝缘层，位于所述基板与上述第二配线层之间，以从所述第二配线层到达所述电阻变化层的方式形成有接触孔，以至少覆盖所述第一配线层的方式形成，
所述上部电极层在所述接触孔中以与所述电阻变化层和所述第二配线层连接的方式形成。
6.如权利要求5所述的非易失性存储元件，其特征在于：
从所述基板的厚度方向观察时，多个所述第一配线层以相互有间隔地排列的方式形成，多个所述第二配线层以相互有间隔地排列的方式形成，且各所述第二配线层以与所述多个第一配线层交叉的方式形成，
在从所述基板的厚度方向观察时，在各所述第一配线层与所述第二配线层的交叉点形成有所述电阻变化层、所述接触孔和所述上部电极层。
7.如权利要求5所述的非易失性存储元件，其特征在于：
所述氧不足型金属氧化物是氧不足型钽氧化物TaOx，其中0＜x＜2.5。
8.如权利要求5～7中任一项所述的非易失性存储元件，其特征在于：
所述电阻变化层以如下方式形成：在所述基板上带状地将所述下部电极层和电阻层按顺序层叠形成后，在所述基板上以覆盖所述下部电极层和所述电阻层的方式形成层间绝缘层，之后形成贯穿所述层间绝缘层到达所述电阻层的接触孔，然后将在所述接触孔的底部露出的所述电阻层氧化。
9.如权利要求5～7中任一项所述的非易失性存储元件，其特征在于：
在所述下部电极层与所述第二配线层之间以与所述电阻变化层串联连接的方式形成有非电阻性元件，所述非电阻性元件至少在一定电压范围内具有随着电压绝对值的增大、电流绝对值的增加相对于电压绝对值的增加的比例增大的电压—电流特性。
10.如权利要求9所述的非易失性存储元件，其特征在于：
所述非电阻性元件形成于所述电阻变化层与所述第二配线层之间。
11.如权利要求9所述的非易失性存储元件，其特征在于：
所述非电阻性元件是MIM二极管、MSM二极管或者非线性电阻。
12.一种非易失性存储元件的制造方法，其为电阻变化层的电阻值通过在下部电极与上部电极之间施加电脉冲而可逆地变化的非易失性存储元件的制造方法，其特征在于，包括：
在基板上依次形成所述下部电极层和包含由从过渡金属中选择的一种或者多种元素构成的金属被氧化后的氧不足型金属氧化物的电阻层的工序A；
在已完成所述工序A的基板上，以覆盖所述下部电极层和所述电阻层的方式形成层间绝缘层的工序B；
形成贯穿所述层间绝缘层到达所述电阻层的接触孔的工序C；
将在所述接触孔的底部露出的所述电阻层氧化而形成所述电阻变化层的工序D，其中该电阻变化层包含氧含有量比该电阻层多的所述氧不足型金属氧化物；
在所述接触孔埋入导电性材料，在该接触孔中形成与所述电阻变化层连接的所述上部电极层的工序E；和
在所述层间绝缘层之上以与所述上部电极层连接的方式形成配线层的工序F。
13.如权利要求12所述的非易失性存储元件的制造方法，其特征在于：
在所述工序C中，所述接触孔形成为从所述基板的厚度方向观察时所述接触孔的底部全部位于所述电阻层之中。
14.如权利要求12所述的非易失性存储元件的制造方法，其特征在于：
在所述工序A中，在所述基板上多个所述下部电极层与所述电阻层的层叠体为多个带状且以相互有间隔地排列的方式形成，且所述层叠体构成第一配线层，
在所述工序B中，在已完成所述工序A的基板上，以覆盖所述多个第一配线层的方式形成层间绝缘层，
在所述工序C中，以到达各所述第一配线层的所述电阻层的长度方向的多个部分(以下称为立体交叉预定部)的方式分别形成多个所述接触孔，且各所述第一配线层的所述多个所述立体交叉预定部，从所述基板的厚度方向观察时，分别以与构成所述配线层的多个第二配线层交叉的方式位于预定的点，
在所述工序D中，将分别在所述多个接触孔的底部露出的所述电阻层氧化形成多个所述电阻变化层，
在所述工序E中，在所述多个接触孔中以与对应于各接触孔的所述电阻变化层连接的方式形成多个所述上部电极层，
在所述工序F中，在所述层间绝缘层上，所述多个第二配线层以分别与对应于各所述第一配线层的所述多个所述立体交叉预定部的所述多个上部电极层连接的方式形成，由此，各上述第二配线层在从所述基板的厚度方向观察时以与所述多个第一配线层交叉的方式形成。
15.如权利要求12～14中任一项所述的非易失性存储元件的制造方法，其特征在于：
所述工序D中的氧化处理是在氧气氛中对所述电阻层进行等离子体氧化的处理。
16.如权利要求12～14中任一项所述的非易失性存储元件的制造方法，其特征在于：
所述工序D中的氧化处理是在氧气氛中对所述基板进行加热的处理。
17.如权利要求12～14中任一项所述的非易失性存储元件的制造方法，其特征在于：
所述工序D中的氧化处理是将氧离子向所述电阻层注入的处理。
18.如权利要求12所述的非易失性存储元件的制造方法，其特征在于：
在包括所述工序E和所述工序F的工序中，非电阻性元件形成于所述电阻变化层与所述配线层之间，所述非电阻性元件至少在一定电压范围内具有随着电压绝对值的增大、电流绝对值的增加相对于电压绝对值的增加的比例增大的电压—电流特性。
19.如权利要求18所述的非易失性存储元件的制造方法，其特征在于：
作为所述非电阻性元件，形成MIM二极管、MSM二极管或者非线性电阻。
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