CN102201815A - 高运算频率的二进制运算解码装置 - Google Patents

Abstract

本发明提供了高运算频率的二进制运算解码装置。该二进制运算解码装置包含一第一查阅表的输入端和一第二查阅表的输入端耦接于一第一寄存器的输出端，用以接收该第一寄存器输出的讯号；一第三查阅表的输入端耦接于该第一查阅表的输出端，用以接收该第一查阅表输出的讯号；一第四查阅表的输入端耦接于该第二查阅表的输出端，用以接收该第二查阅表输出的讯号；一第一多工器，具有一第一输入端用以接收该第三查阅表输出的讯号，一第二输入端用以接收该第四查阅表输出的讯号；及一第二多工器，具有一第一输入端用以接收该第三查阅表输出的讯号，一第二输入端用以接收该第二查阅表输出的讯号。

Description

高运算频率的二进制运算解码装置

技术领域

本发明涉及一多位全文自适应二进制算术编码的位解码器，特别是涉及一种具有缩短的关键路径的二决定位的全文自适应二进制算术编码解码器。

背景技术

全文自适应二进制算术编码(Context-adaptive Binary ArithmeticCoding，CABAC)解码算法是利用基本的连续运算去计算用于情境变量的范围、偏移和查阅表。全文自适应二进制算术编码解码的数据相依特性，导致在实时处理高清晰度影像时，全文自适应二进制算术编码解码须做每秒30亿次的运算，因此使全文自适应二进制算术编码解码很难达到高速解码。基本上，全文自适应二进制算术编码的位解码器包含一决定位解码器和一旁路位解码器，通过实验，可知所有位中的80％-90％位被编码成决定位，而其余位被编码成旁路位。虽然Jahanghir等发明人的美国专利第7,262,722号已揭示使用利用平行架构改善全文自适应二进制算术编码的效能的方法，但全文自适应二进制算术编码解码算法不像其它H.264/AVC标准的视讯解码工具，要利用平行架构去改善全文自适应二进制算术编码的效能并不容易。因为全文自适应二进制算术编码解码是使用连续顺序的解码，然而连续顺序的解码会使得全文自适应二进制算术编码解码成为H.264/AVC标准主要的瓶颈。

发明内容

本发明的一实施例揭示一种多位全文自适应二进制算术编码的位解码器，包含一第一查阅表，具有一输入端耦接于一第一寄存器的输出端，用以接收该第一寄存器输出的讯号；一第二查阅表，具有一输入端耦接于该第一寄存器的输出端，用以接收该第一寄存器输出的讯号；一第三查阅表，具有一输入端耦接于该第一查阅表的输出端，用以接收该第一查阅表输出的讯号；一第四查阅表，具有一输入端耦接于该第二查阅表的输出端，用以接收该第二查阅表输出的讯号；一第一多工器，具有一第一输入端耦接于该第三查阅表的输出端，用以接收该第三查阅表输出的讯号，一第二输入端耦接于该第四查阅表的输出端，用以接收该第四查阅表输出的讯号；及一第二多工器，具有一第一输入端耦接于该第一查阅表的输出端，用以接收该第三查阅表输出的讯号，一第二输入端耦接于该第二查阅表的输出端，用以接收该第二查阅表输出的讯号；其中该第一多工器和该第二多工器皆由一第一讯号控制。该位解码器还包含串联耦接的一第二寄存器、一第一加法器、一第二加法器和一第一比较模块，该第一比较模块用以输出该第一讯号。该位解码器还包含一第三多工器，具有一第一输入端通过一第三寄存器耦接于该第二多工器的输出端，用以接收该第二多工器输出的讯号；一第五查阅表，具有一输入端耦接于该第三多工器的输出端，用以接收该第三多工器输出的讯号；一第六查阅表，具有一输入端耦接于该第三多工器的输出端，用以接收该第三多工器输出的讯号；一第七查阅表，具有一输入端耦接于该第五查阅表的输出端，用以接收该第五查阅表输出的讯号；一第八查阅表，具有一输入端耦接于该第六查阅表的输出端，用以接收该第六查阅表输出的讯号；一第四多工器，具有一第一输入端耦接于该第七查阅表的输出端，用以接收该第七查阅表输出的讯号，一第二输入端耦接于该第八查阅表的输出端，用以接收该第八查阅表输出的讯号；及一第五多工器，具有一第一输入端耦接于该第五查阅表的输出端，用以接收该第五查阅表输出的讯号，一第二输入端耦接于该第六查阅表的输出端，用以接收该第六查阅表输出的讯号；其中该第四多工器和该第五多工器皆由一第二讯号控制；其中该第一寄存器的输入端耦接于该第五多工器的输出端，用以储存该第五多工器输出的讯号。该位解码器还包含串联耦接的一第三加法器、一第四加法器和一第二比较模块，该第二比较模块用以输出该第二讯号。

附图说明

图1是视讯处理系统的示意图。

图2是图1的视讯处理系统的决定位解码器的示意图。

图3是说明图2的决定位解码器的关键路径。

图4是本发明的一实施例所揭示的决定位解码器的示意图。

图5和图6是说明图4的决定位解码器的详细架构。

图7和图8是说明图5和图6的决定位解码器的关键路径。

附图符号说明

10                    视讯处理系统

11                    视讯源

12                    视讯处理器

13                    视讯显示器

20                    解码器

25、40、405           寄存器

35                    决定位解码器

30                    旁路位解码器

100、300、400         位解码器

102、116、502         范围寄存器

103、503、115、530    状态指数寄存器

104、652               rLPS查阅表

105、505、611          LPS查阅表

106、506、612          MPS查阅表

107、110、111、112、415、409、515、516、517、518、519、610、616、623、618、620、621、622        多工器

108、109、508、509、641、643    加法器

113、513、630                   比较模块

114、514、635                   重新规化模块

117、501、101                   偏移寄存器

118、520                        输入比特流

119、120                        更新值

407、500、700                   第一决定位解码器

420、600、800                   第二决定位解码器

552、614                        第一rLPS查阅表

555、613                        第二rLPS查阅表

550    rLPS寄存器

具体实施方式

图1是决定多位的位解码器(bin decoder)的视讯处理系统10的示意图。视讯处理系统10包含一视讯源11、一视讯处理器12和一视讯显示器13。视讯源11可以是已利用H.264/AVC标准进行压缩及/或编码的重制或传输的视讯讯号，其中H.264/AVC标准是采用全文自适应二进制算术编码(context-based adaptive binary arithmetic coding，CABAC)技术进行压缩及/或编码。视讯源11输出H.264/AVC讯号至视讯处理器12进行解码和重组成原始视讯讯号，完成后再藉由视讯处理器12输出至视讯显示器13以供使用者观看。

视讯处理器12可包含一处理器、一解码器20和一存储器。该处理器用以控制视讯处理器12的操作；解码器20用以对传来的视讯讯号进行解码；存储器用以寄存视讯讯号、用以储存在解码过程中所使用的数据及/或查阅表，以及用以当作工作区，除此之外，存储器也用作汇流区和视讯处理器12中不同部分的联结。另外，解码器20可包含一或多个寄存器25、40，一决定位解码器(decision bin decoder)35，以及一旁路位解码器(bypass bin decoder)30。

图2是视讯处理系统10的每时钟处理一个位(bin-per-cycle)的位解码器100。位解码器100可包含一偏移寄存器101，一范围寄存器102，一状态指数寄存器103，一参考最不可能状态(reference least probablestate，rLPS)查阅表104，一最不可能状态(least probable state，LPS)查阅表105，一最可能状态(most probable state，MPS)查阅表106，多个加法器108、109，多个多工器107、110、111、112，一比较模块113，一重新规化模块114，一状态指数寄存器115，一范围寄存器116，一偏移寄存器117，和一输入比特流118。储存于偏移寄存器101、范围寄存器102和状态指数寄存器103的信息可由图1的解码器20的寄存器25的输出端输入，或是在一些实施例中，偏移寄存器101、范围寄存器102和状态指数寄存器103是图1的寄存器35的部份成份。

rLPS查阅表104的输入端、MPS查阅表106的输入端及LPS查阅表105的输入端耦接于状态指数寄存器103的输出端，状态指数寄存器103的输出端输出目前的全文状态(context state)，而目前的全文状态可用来从rLPS查阅表104、MPS查阅表106、LPS查阅表105撷取适当的值。MPS查阅表106的输出端耦接于多工器112的第一输入端，LPS查阅表105的输出端耦接于多工器112的第二输入端，而多工器112的第一输入端用以接收MPS查阅表106输出的最可能状态，多工器112的第二输入端用以接收LPS查阅表105输出的最不可能状态。多工器107的输入端耦接于rLPS查阅表104的输出端，多工器107的控制输入端耦接于范围寄存器102的输出端，多工器107的输入端用以接收rLPS查阅表104所输出的可能的参考状态，多工器107的控制输入端用以接收范围寄存器102输出的讯号，而范围寄存器102输出的讯号用以控制多工器107。多工器107的输出端耦接于加法器108的第一输入端和多工器110的第一输入端，加法器108的第二输入端耦接于范围寄存器102的输出端。在加法器108中，加法器108的第二输入端所接收的范围寄存器102输出的讯号将扣除来自加法器108的第一输入端所接收的多工器107的输出的讯号。加法器108的输出端耦接于多工器110的第二输入端及加法器109的第一输入端，加法器109的第二输入端耦接于偏移寄存器101的输出端。在加法器109中，加法器109的第二输入端所接收的偏移寄存器101输出的讯号将扣除来自加法器109的第一输入端所接收的加法器108的输出的讯号。多工器111的第一输入端耦接于偏移寄存器101的输出端，多工器111的第二输入端耦接于加法器109的输出端，多工器111的第一输入端用以接收偏移寄存器101输出的讯号，多工器111的第二输入端用以接收加法器109输出的差值。

另外，加法器109的输出端也耦接于比较模块113的输入端，而比较模块113的输出端耦接于多工器111、110和112的控制输入端。比较模块113用以接收加法器109输出的差值，并判断加法器109的差值输出是否小于零。而比较模块113输出的判断结果用以控制多工器111、110和112。此外，多工器112的输出端耦接于状态指数寄存器115的输入端，多工器112输出的讯号用以更新状态指数寄存器115。

重新规化模块114的第一输入端用以接收输入比特流118，重新规化模块114的第二输入端耦接于多工器111的输出端，用以接收多工器111输出的讯号，重新规化模块114的第三输入端耦接于多工器110的输出端，用以接收多工器110输出的讯号，重新规化模块114的第一输出端耦接于偏移寄存器117的输入端，重新规化模块114的第二输入端耦接于范围寄存器116的输入端，其中重新规化模块114输出的讯号用以轮流更新偏移寄存器117和范围寄存器116。偏移寄存器117输出更新值119和范围寄存器116输出更新值120。其中更新值119、更新值120将和更新的状态指数寄存器115同时使用在下一次解码循环中。

图3的位解码器300为图2的位解码器100包含关键路径的示意图。在图3中，位解码器300说明每时钟处理一个位(bin-per-cycle)的位解码器的关键路径(critical path)如何成为一个设计议题。如图3所示，每时钟处理一个位(bin-per-cycle)的位解码器300的关键路径从状态指数寄存器103的输出端开始经rLPS查阅表104、多工器107、加法器108、加法器109、比较模块113、多工器111、重新规化模块114而至偏移寄存器117。多工器107的控制输入端所接收的范围寄存器102输出的讯号用以决定rLPS查阅表104的输出的多个讯号中哪一个讯号需经由多工器107传递至加法器108。在加法器108中，加法器108的第二输入端所接收的范围寄存器102输出的讯号将扣除来自加法器108的第一输入端所接收的多工器107所输出的讯号。在加法器109中，加法器109的第二输入端所接收的偏移寄存器101输出的讯号将扣除来自加法器109的第一输入端所接收的加法器108的输出的讯号。比较模块113的输入端用以接收加法器109输出的差值，而比较模块113的判断结果则用以控制多工器111。多工器111输出的讯号提供给重新规化模块114用以更新偏移寄存器117，由偏移寄存器117输出的更新值119将用在下一次解码循环中。因此，图3的位解码器300的关键路径结束于偏移寄存器117的输出端。然而，每时钟处理一个位(bin-per-cycle)的位解码器300的处理能力是不足以高到能用以实时解码H.264/AVC视讯，特别是在处理高分辨率影像时，位解码器300的处理能力更显不足。

为了增加处理能力，如图4所示的每时钟处理二个位的位解码器400除了可被用来每时钟解码一个位，亦可每时钟解码二个位。图4是本发明的一实施例所揭示的每时钟处理二个位的位解码器400的示意图。位解码器400包含一寄存器405、一第一决定位解码器407、二多工器415、409及一第二决定位解码器420。寄存器405耦接于第一决定位解码器407和多工器409。第一决定位解码器407耦接于多工器415、多工器409及第二决定位解码器420。第一决定位解码器407的输出端输出Offset1、Range1和伴随更新状态的RLPS1讯号，其中Offset1和Range1由第二决定位解码器420接收，但RLPS讯号则伴随着外部的CTX2 RLPS/CTX2 State讯号输入至多工器415。多工器415受一Source select讯号所控制并输出选择结果至第二决定位解码器420。第二决定位解码器420的输出端输出讯号Offset2、Range2、RLPS2和NextST，其中第二决定位解码器420输出的讯号Offset2、Range2、RLPS2和NextST会与来自第一决定位解码器407的RLPS1讯号一并输入多工器409。多工器409输出的讯号则回传到寄存器405，因此可开始另一循环。

虽然，对于H.264/AVC标准的高分辨率视讯，每时钟处理二个位的位解码器具有可以接受的处理能力，但是其关键路径依旧是设计的议题，但经过重新安排解码流程以及移动查阅表到前一级的方式可有效缩短每时钟处理二个位的位解码器的关键路径。根据图5的架构可实现每时钟处理二个位的位解码器。

请参照图5及图6。图5说明第一决定位解码器500，图6说明第二决定位解码器600，以及第一决定位解码器500和第二决定位解码器600之间的连结关系。在图5中，第一决定位解码器500包含一偏移寄存器501、一范围寄存器502、一rLPS寄存器550、一状态指数寄存器503、一MPS状态查阅表506、一LPS状态查阅表505、一第一rLPS查阅表552、一第二rLPS查阅表555、多工器515-519、加法器508-509、一状态指数寄存器530、一比较模块513及一重新规化模块514。在图6中，第二决定位解码器600包含多个多工器610、616、623、618、620、621、622，一重新规化模块635，多个加法器641、643，一rLPS查阅表652，一MPS状态查阅表612，一LPS状态查阅表611，一第一rLPS查阅表614，一第二rLPS查阅表613，及一比较模块630。MPS状态查阅表506的输入端和LPS状态查阅表505的输入端耦接于状态指数寄存器503的输出端，MPS状态查阅表506和LPS状态查阅表505用以接收状态指数寄存器503输出的目前状态。第一rLPS查阅表552的输入端和多工器515的第一输入端耦接于MPS状态查阅表506的输出端，用以接收MPS状态查阅表506所选择的最可能状态。多工器516的第一输入端耦接于第一rLPS查阅表552的输出端，用以接收第一rLPS查阅表552输出的一32位讯号。第二rLPS查阅表555的输入端和多工器515的第二输入端耦接于LPS状态查阅表505的输出端，用以接收LPS状态查阅表505所选择的最不可能状态，多工器516的第二输入端耦接于第二rLPS查阅表555的输出端，用以接收第二rLPS查阅表555输出的一32位讯号。

加法器508的第一输入端和多工器517的第一输入端耦接于rLPS寄存器550的输出端，加法器508的第二输入端耦接于范围寄存器502的输出端，多工器517的第一输入端和加法器508的第一输入端用以接收rLPS寄存器550输出的讯号，加法器508的第二输入端用以接收范围寄存器502输出的讯号。在加法器508中，范围寄存器502输出的讯号将扣除来自rLPS寄存器550输出的讯号，加法器508的输出端耦接于多工器517的第二输入端和加法器509的第二输入端，加法器509的第二输入端及多工器517的第二输入端用以接收加法器508输出的讯号。偏移寄存器501的输出端耦接于加法器509的第一输入端和多工器518的第一输入端，而多工器518的第一输入端和加法器509的第一输入端用以接收偏移寄存器501输出的讯号。在加法器509中，偏移寄存器501输出的讯号将扣除来自加法器508输出的讯号。多工器518的第二输入端耦接于加法器509的输出端，用以接收加法器509输出的差值。加法器509的输出端也耦接于比较模块513的输入端，比较模块513的输入端用以接收加法器509输出的差值，而比较模块513判断加法器509的差值输出是否小于零。比较模块513的输出端耦接于多工器518、517、516和515的控制输入端，其中比较模块113的判断结果用以控制多工器518、517、516和515。

另外，多工器515的输出端耦接于状态指数寄存器530的输入端，多工器515输出的讯号用以更新状态指数寄存器530。状态指数寄存器530可轮流输出更新的状态至第二决定位解码器600的多工器610的第一输入端(如图6所示)。同样地，多工器519的第一输入端耦接于多工器516的输出端，多工器519的第二输入端耦接于另一rLPS查阅表，多工器519接收来自多工器516和另一rLPS查阅表输出的讯号后，将输出一32位讯号至第二决定位解码器600的多工器616的第一输入端。重新规化模块514的第一输入端用以接收输入比特流520，第二输入端用以接收多工器518输出的讯号，第三输入端用以接收多工器517输出的讯号，然后多工器623的第一输入端和加法器641的第一输入端接收重新规化模块514的第一输出端输出的偏移讯号，加法器643的第二输入端接收重新规化模块514的第二输出端输出的范围讯号，重新规化模块635接收重新规化模块514的第三输出端输出的移位比特流(shifted bitstream)，以及多工器618的控制输入端接收重新规化模块514的第二输出端输出的范围讯号中的2最高有效位(Most Significant Bit，MSB)做为其控制讯号(如图6所示)。

多工器610的第二输入端和rLPS查阅表652的输入端接收一StateIndex2讯号。多工器616的第二输入端耦接于rLPS查阅表652的输出端，用以接收rLPS查阅表652输出的讯号(多工器616的第一输入端耦接于多工器519，用以接收来自多工器519输出的rLPS讯号)。多工器610和多工器616的控制输入端则接收一Stage2_Source_Se1讯号，而Stage2_Source_Se1讯号用来做为多工器610和多工器616的控制讯号。

MPS状态查阅表612的输入端和LPS状态查阅表611的输入端耦接于多工器610的输出端，用以接收多工器610输出的讯号。第一rLPS查阅表614的输入端和多工器620的第一输入端耦接于MPS状态查阅表612的输出端，用以接收MPS状态查阅表612所选择的最可能状态。多工器621的第一输入端耦接于第一rLPS查阅表614的输出端，用以接收第一rLPS查阅表614输出的一32位讯号。第二rLPS查阅表613的输入端和多工器620的第二输入端耦接于LPS状态查阅表611的输出端，用以接收LPS状态查阅表611所选择的最不可能状态。多工器621的第二输入端耦接于第二rLPS查阅表613的输出端，用以接收第二rLPS查阅表613输出的32位讯号。

多工器618的输入端耦接于多工器616的输出端；根据Stage2_Source_Se1讯号的选择，多工器618会接收多工器616输出的1组8位讯号，而多工器618则受到来自重新规化模块514的2最高有效位讯号所控制，输出1组8位讯号至加法器643的第一输入端和多工器622的第一输入端。多工器622的第二输入端以及加法器641的第二输入端耦接于加法器643的输出端。在加法器643中，加法器643将来自重新规化模块514输出的范围讯号扣除来自多工器618输出的1组8位讯号后，输出差值至多工器622以及加法器641。在加法器641中，加法器641将来自重新规化模块514输出的偏移讯号扣除来自加法器643输出的差值讯号。多工器623的第二输入端耦接于加法器641的输出端，用以接收加法器641输出的差值。加法器641的输出端也耦接于比较模块630的输入端，比较模块630的输入端用以接收加法器641输出的差值，而比较模块630判断加法器641的差值输出是否小于零。比较模块630的输出端耦接于多工器623、622、621和620的控制输入端，其中比较模块630的判断结果用以控制多工器623、622、621和620。重新规化模块635的第一输入端用以接收来自第一决定位解码器500的重新规化模块514的移位比特流，第二输入端耦接于多工器623的输出端，用以接收多工器623输出的讯号，第三输入端耦接于多工器622的输出端，用以接收多工器622输出的讯号，第一输出端输出一偏移讯号至第一决定位解码器500的偏移寄存器501和第二输出端输出一范围讯号至第一决定位解码器500的范围寄存器502。而偏移寄存器501和范围寄存器502将在下一循环使用来自重新规化模块635的偏移讯号和范围讯号。同样地，多工器621输出的讯号送至rLPS寄存器550以及多工器620输出的讯号送至状态指数寄存器503，让第一决定位解码器500在下一循环使用。

图7和图8是说明位解码器500和位解码器600之间的关键路径。如图7和图8所示，位解码器500和位解码器600之间有一关键路径开始从范围寄存器502的输出端经加法器508，再由加法器508的输出端延伸至加法器509，继续从加法器509的输出端延伸至比较模块513，其后经多工器517的输出端，再经由重新规化模块514的输出端至加法器643，从加法器643的输出端继续延伸至加法器641，再接着到比较模块630，最后，由比较模块630输出的讯号去控制多工器623经由重新规化模块635输出下一循环所须的偏移讯号。

总结来说，比起传统设计，每时钟处理二个位的位解码器的关键路径比每时钟处理一个位的位解码器来的长。但本发明提出的重新安排解码流程以及移动查阅表的方式降低了关键路径的长度。本发明的设计显示出在时间需求上降低33％。例如，未经本发明改善前，每时钟处理二个位的位解码器的频率为150MHz(Fujitsu 90nm工艺)，但采用本发明所提出的重新安排解码流程后，每时钟处理二个位的位解码器的频率可提升至225MHz。

以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (12)

1.一种高运算频率的二进制运算解码装置，包含；

一第一查阅表，具有一输入端耦接于一第一寄存器的输出端，用以接收该第一寄存器输出的讯号；

一第二查阅表，具有一输入端耦接于该第一寄存器的输出端，用以接收该第一寄存器输出的讯号；

一第三查阅表，具有一输入端耦接于该第一查阅表的输出端，用以接收该第一查阅表输出的讯号；

一第四查阅表，具有一输入端耦接于该第二查阅表的输出端，用以接收该第二查阅表输出的讯号；

一第一多工器，具有一第一输入端耦接于该第三查阅表的输出端，用以接收该第三查阅表输出的讯号，一第二输入端耦接于该第四查阅表的输出端，用以接收该第四查阅表输出的讯号；及

一第二多工器，具有一第一输入端耦接于该第一查阅表的输出端，用以接收该第一查阅表输出的讯号，一第二输入端耦接于该第二查阅表的输出端，用以接收该第二查阅表输出的讯号；

其中该第一多工器和该第二多工器皆由一第一讯号控制。

2.如权利要求1所述的二进制运算解码装置，还包含串联耦接的一第二寄存器、一第一加法器、一第二加法器和一第一比较模块，该第一比较模块用以输出该第一讯号。

3.如权利要求1所述的二进制运算解码装置，还包含：

一第三多工器，具有一第一输入端通过一第三寄存器耦接于该第二多工器的输出端，用以接收该第二多工器输出的讯号；

一第五查阅表，具有一输入端耦接于该第三多工器的输出端，用以接收该第三多工器输出的讯号；

一第六查阅表，具有一输入端耦接于该第三多工器的输出端，用以接收该第三多工器输出的讯号；

一第七查阅表，具有一输入端耦接于该第五查阅表的输出端，用以接收该第五查阅表输出的讯号；

一第八查阅表，具有一输入端耦接于该第六查阅表的输出端，用以接收该第六查阅表输出的讯号；

一第四多工器，具有一第一输入端耦接于该第七查阅表的输出端，用以接收该第七查阅表输出的讯号，一第二输入端耦接于该第八查阅表的输出端，用以接收该第八查阅表输出的讯号；及

一第五多工器，具有一第一输入端耦接于该第五查阅表的输出端，用以接收该第五查阅表输出的讯号，一第二输入端耦接于该第六查阅表的输出端，用以接收该第六查阅表输出的讯号；

其中该第四多工器和该第五多工器皆由一第二讯号控制。

4.如权利要求3所述的二进制运算解码装置，其中该第一寄存器的输入端耦接于该第五多工器的输出端，用以储存该第五多工器输出的讯号。

5.如权利要求3所述的二进制运算解码装置，还包含串联耦接的一第三加法器、一第四加法器和一第二比较模块，该第二比较模块用以输出该第二讯号。

6.如权利要求5所述的二进制运算解码装置，还包含：

一第六多工器，具有一第一输入端耦接于该第一多工器的输出端，用以接收该第一多工器输出的讯号。

7.如权利要求6所述的二进制运算解码装置，还包含：

一第七多工器，具有一第一输入端耦接于该第六多工器的输出端，用以接收该第六多工器输出的讯号，一第二输入端耦接于一第九查阅表的输出端，用以接收该第九查阅表输出的讯号；及

一第八多工器，具有一输入端耦接于该第七多工器的输出端，用以接收该第七多工器的输出端输出的讯号。

8.如权利要求7所述的二进制运算解码装置，其中该第三多工器和该第七多工器皆由一相同的第三讯号控制。

9.如权利要求7所述的二进制运算解码装置，其中该第三加法器的第一输入端耦接于该第八多工器的输出端，用以接收该第八多工器输出的讯号。

10.如权利要求7所述的二进制运算解码装置，还包含：

一第四寄存器，具有一输出端耦接于该第二加法器的第一输入端和一第九多工器的第一输入端，其中该第二加法器和该第九多工器用以接收该第四寄存器输出的讯号。

11.如权利要求10所述的二进制运算解码装置，还包含：

一第五寄存器，具有一输出端耦接于该第一加法器的第一输入端和一第十多工器的第一输入端，其中该第一加法器和该第十多工器用以接收该第五寄存器输出的讯号。

12.如权利要求11所述的二进制运算解码装置，还包含：

一重新规化模块，具有一第一输入端用以接收一输入比特流，一第二输入端耦接于该第九多工器的输出端，用以接收该第九多工器输出的讯号，一第三输入端耦接于该第十多工器的输出端，用以接收该第十多工器输出的讯号，一第一输出端耦接于该第四加法器的第一输入端，一第二输出端耦接于该第三加法器的第二输入端，其中该第四加法器的第一输入端和该第三加法器的第二输入端用以接收该重新规化模块输出的讯号。

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