CN102201453B - 存储器单元及非易失性存储器装置及其形成方法 - Google Patents
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Abstract
本发明公开了一种存储器单元及非易失性存储器装置及其形成方法，所述非易失性存储器装置是含有多个纳米晶体的电荷存储层的非易失性存储器装置。该存储器单元提供具有源极区及漏极区的基板。在基板上形成选择栅极及控制栅极。在选择栅极及控制栅极之间提供电荷存储层。在电荷存储层中的纳米晶体的尺寸约1nm至10hm，且可由硅或锗形成。借由热电子注射(hot electron injection)、福勒诺德海姆穿隧(FN tunneling)或源极侧注入(source-side injection)进行写入操作，而利用福勒诺德海姆穿隧进行删除操作。控制栅极由单一多晶硅层形成，因此减少形成装置所需的总工艺数目，因而减少成本。本发明的非易失性存储器装置可以实现提升性能、降低成本和提高良率的效果。
Description
技术领域
本发明涉及在半导体产品中使用的存储器装置，且特别涉及一种借由结合含纳米晶体的结构而提升性能的非易失性存储器装置。
背景技术
在集成电路中，存储器单元结构通常用作数据存储元件，它们可大体归类为易失性存储器单元结构及非易失性存储器单元结构。易失性存储器单元结构需要持续外加电压以保存在易失性单元结构中存储的数据。相较之下，非易失性存储器单元结构即便存储器单元结构并没有另外的外加电压也能够存储电荷。非易失性存储器单元结构经常用于短暂操作的消费产品如数码相机的数据存储。
使用纳米晶体的非易失性存储器单元结构开始引起关注。在该类装置中，一系列的纳米晶体在类似双栅电可编程存储器装置(dual gate electricallyprogrammable memory device)中作为浮动栅极。相较于单一组成的浮动栅极，其电荷泄漏(charge leakage)较小，因此纳米晶体的浮动栅极相当具有吸引力。
虽然纳米晶体装置相当具吸引力，但并非全无问题，特别是用来提升装置性能时。性能的提升通常与提升信息存储容量有关，因此通常也与提升电荷存储容量有关。
发明内容
为克服现有技术缺陷，本发明公开一种存储器单元，包括具有源极区及漏极区的基板、在基板上设置控制栅极以及在基板与控制栅极之间设置电荷存储层。电荷存储层包括具有数个纳米晶体的绝缘材料，且由单一多晶硅层形成控制栅极。
本发明公开一种非易失性存储器装置，包括具有源极区及漏极区的半导体基板、在源极及漏极区设置沟道区、在沟道区上形成电荷存储层以及在电荷存储层上形成控制栅极。控制栅极还包括具有数个导电性纳米晶体的绝缘材料。
本发明公开一种形成非易失性存储器装置的方法，包括提供半导体基板；在半导体基板中形成源极及漏极区，并由沟道分开该源极及漏极区；在基板上形成电荷存储层，该电荷存储层设置于源极区及漏极区间；形成控制栅极包括在电荷存储层上的单一多晶硅层，其中该电荷存储层包括数个纳米晶体。
本发明的存储器装置的工艺步骤比传统装置少，因而可降低其制作成本。传统上非易失性存储器装置需要多层多晶硅层以形成控制及/或选择栅极。本公开仅利用单一多晶硅层来进行相同的功能。在公知装置中，额外的多晶硅层导致更复杂的工艺步骤及更多的时间，因此降低良率。相较于现有的装置，本公开包含与CMOS相容工艺的非易失性存储器装置，其在较低成本下有高良率。而相较于现有的装置，本公开的存储器装置因较小的位胞(bit-cell)尺寸，也可降低生产成本。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
附图说明
图1为第一实施例中非易失性存储器装置的剖面图。
图2为图1的非易失性存储器装置的平面图。
图3为第二实施例中非易失性存储器装置的剖面图。
图4为第三实施例中非易失性存储器装置的剖面图。
并且，上述附图中的附图标记说明如下：
具体实施方式
本发明所公开的非易失性存储器装置因在控制栅极下设置纳米晶体材料而具有性能上的提升。含纳米晶体层加强了电荷滞留(charge retention)而成为更高效率及可靠度的存储结构。
如图1所示，第一实施例的非易失性存储器装置1包括基板2、源极区4、漏极区6、选择栅极8以及控制栅极10。在选择栅极8下可设置栅极氧化层12，且在控制栅极10下可设置电荷存储层14。在一实施例中，电荷存储层14为包括多个纳米晶体18的介电材料16。在一实施例中，纳米晶体可由硅形成。选择栅极8及控制栅极10之间的基板2中可设置掺杂区20。
根据所欲得的装置类型(亦即NMOS或PMOS)，源极及漏极区4，6与掺杂区20可为n掺杂区或p掺杂区。选择栅极8及控制栅极10可为多晶硅层、多晶硅化物金属层(polycide metal layer)或金属层。如上述电荷存储层14可包括数个分开的硅晶点18(Si dots)分散在介电材料层16中。各晶点18可捕捉及存储电荷，因此只要多数的晶点仍保有所欲的正电荷或负电荷，即可有效率的(且正确的)存储信息。这与利用单一导电性多晶硅栅极来存储电荷的传统非易失性存储器装置相反。在传统装置中，栅极中只要存在有单一漏电路径(single leakage path)，其电荷可降至零，因而影响该装置的可靠度。而既然在本公开装置中各纳米晶体皆是电荷存储装置，因此单一漏电途径不会造成上述影响。
以上述方式排列的选择栅极8、栅极氧化层12及掺杂区20形成了可以开关存储器装置1的选择晶体管22。以上述方式排列的控制栅极10、电荷存储层14、掺杂区20以及漏极区6形成了可以在存储器装置1中存储信息的存储晶体管24。数个此类型的存储器装置1可组装在一起而制得存储器阵列。
图2为图1的装置1的平面图，其特别适合于2T存储器单元的应用。该平面图显示源极及其接点4、选择栅极(或字线)8、控制栅极10及汲极6。
在一实施例中，图1的装置的程序设计操作(programming operations)是借由沟道热电子(channel hot-electron，CHE)注射机制或福勒诺德海姆穿隧(FN tunneling)机制，将电子注射进入电荷存储晶体管24的电荷存储层14中。而借福勒诺德海姆穿隧机制进行删除操作(Erasing operation)。
因此，当存储器装置1作为P-沟道装置时，借由于控制栅极10施加-1V、于选择栅极8施加-3.3V、于源极区4施加0V以及于漏极区6施加-6V而达成沟道热电子程序设计。另外也可借由于控制栅极10施加+8V、于选择栅极8施加-6V、于源极区4施加-4V以及于漏极区施加-4V而达成福勒诺德海姆程序设计。在各机制中，借由各区的电压不同所产生的电子吸引至控制栅极10从而注射进入电荷存储晶体管24的电荷存储层14。
借由于控制栅极10施加0V、于选择栅极8施加0V、于源极区4施加+0.8V以及于漏极区6施加+1.8V而达成P沟道装置的读取。
借由于控制栅极10施加-6V、于选择栅极8施加+3.3V、于源极区4施加+6V以及于漏极区6施加+6V而达成P沟道装置的删除。因各区彼此的电压不同而将电子驱离电荷存储层14。
当存储器装置1作为N-沟道装置时，借由于控制栅极10施加+6V、于选择栅极8施加+3.3V、于源极区4施加0V以及于漏极区6施加+5V而达成沟道热电子程序设计。另外也可借由于控制栅极10施加+8V、于选择栅极8施加0V、于源极区4施加-4V以及于漏极区6施加-4V而达成福勒诺德海姆程序设计。
借由于控制栅极10施加+1.8V、于选择栅极8施加+1.8V、于源极区4施加+1V以及于漏极区施加+0V而达成N沟道装置的读取。借由于控制栅极10施加-6V、于选择栅极8施加+3.3V、于源极区4施加+6V以及于漏极区6施加+6V而达成N沟道装置的删除。
如图3所示，第二实施例的2T非易失性存储器装置26包括基板26、源极区30、漏极区32、选择栅极34以及控制栅极36。可于选择栅极34及控制栅极36下设置连续层(continuous layer)38。在控制栅极36下的部分连续层38可包括含多个硅纳米晶体42的电荷存储部分40。再一非限定的实施例中，连续层38为二氧化硅。
在图3的存储器装置26的源极、漏极区30、32，根据欲得装置种类(亦即NMOS或PMOS)可为n掺杂区或p掺杂区。并且，选择栅极34及控制栅极38可包括多晶硅层、多晶硅化物金属层(polycide metal layer)或其他金属层。以上述方式排列的选择栅极34及连续层38形成了可以开关存储器装置26的选择晶体管22。以上述方式排列的控制栅极36、电荷存储部分40以及漏极区32形成了可以在存储器装置26中存储信息的存储晶体管46。数个此类型的存储器装置26可组装在一起而制得存储器阵列。
在一实施例中，图3的装置的程序设计操作是借由源极侧注入(sourceside injection，SSI)机制或福勒诺德海姆穿隧机制，将电子注射进入电荷存储晶体管46的电荷存储部分40中。而借福勒诺德海姆穿隧机制进行删除操作。
当存储器装置26作为P-沟道装置时，借由于控制栅极36施加-1V、于选择栅极34施加-3.3V、于源极区30施加电流1至2μA以及于漏极区32施加-6V而达成源极极注入程序设计。另外也可借由于控制栅极36施加+8V、于选择栅极34施加-6V、于源极区30施加-4V以及于漏极区32施加-4V而达成福勒诺德海姆程序设计。在各机制中，借由各区的电压不同所产生的电子接引至控制栅极36从而注射进入电荷存储晶体管的电荷存储部分40。
借由于控制栅极36施加0V、于选择栅极34施加0V、于源极区30施加+0.8V以及于漏极区34施加+1.8V而达成P沟道装置的读取。借由于控制栅极36施加-6V、于选择栅极34施加+3.3V、于源极区施加+6V以及于漏极区32施加+6V而达成P沟道装置的删除。因各区彼此的电压不同而将电子驱离电荷存储部分40。
当存储器装置26作为N-沟道装置时，借由于控制栅极36施加+6V、于选择栅极34施加+3.3V、于源极区30施加电流1至2μA以及于漏极区32施加+5V而达成源极极注入程序设计。另外也可借由于控制栅极36施加+8V、于选择栅极32施加0V、于源极区30施加-4V以及于漏极区32施加-4V而达成福勒诺德海姆程序设计。
借由于控制栅极36施加+1.8V、于选择栅极34施加+1.8V、于源极区30施加+1V以及于漏极区32施加+0V而达成N沟道装置的读取。借由于控制栅极36施加-6V、于选择栅极34施加+3.3V、于源极区30施加+6V以及于漏极区32施加+6V而达成N沟道装置的删除。
如图4所示，非易失性存储器装置48包括基板50、源极区52、漏极区54、具有选择栅极60及控制栅极62的栅极56。在控制栅极62下的部分连续层64可包括含多个硅纳米晶体65的电荷存储部分66。
如图1至图3的装置，存储器装置48的源极、漏极区52、54，根据欲得装置种类(亦即NMOS或PMOS)可为n掺杂区或p掺杂区。选择栅极60及控制栅极62可包括多晶硅层、多晶硅化物金属层(polycide metal layer)或其他金属层。以上述方式排列的选择栅极60及连续层64形成了可以开关存储器装置48的选择晶体管68。以上述方式排列的控制栅极62、电荷存储部分66以及漏极区54形成了可以在存储器装置48中存储信息的存储晶体管70。数个此类型的存储器装置48可组装在一起而制得存储器阵列。
图4的装置48特别适合1.5T存储器单元的应用。
装置48的程序设计控制仅可由福勒诺德海姆穿隧机制达成。提供如图1相关装置所述相同偏压，但在选择栅极60不提供偏压，而达成图4装置48的程序设计、读取以及删除操作。
可由传统半导体制造技术所用的半导体材料形成半导体基板2、28、50。该半导体材料可包括硅半导体材料、锗半导体材料、硅锗合金半导体材料及绝缘层上覆半导体材料，但并非以此为限。典型的半导体基板为有适当的掺质极性、掺质浓度及结晶方向的硅半导体基板。
栅氧化层12、38、64可包括二氧化硅或其他硅类(Si-based)绝缘材料。栅氧化层的厚度可为约5nm至约30nm。
电荷存储层14、40、66可包括介电材料如二氧化硅、氮化硅或其他硅类绝缘材料。散布在电荷存储层14、40、66的纳米晶体18、42可包括硅或锗的纳米晶体。纳米晶体的尺寸(亦即直径)可为约1nm至10nm。在一实施例中，纳米晶体的尺寸约为5nm。电荷存储层的厚度可为约70埃至约400埃。
可由一或多层的多晶硅层、多晶硅化物金属层或金属层形成选择栅极8、34、60及控制栅极10、36、62，其厚度可为约500埃至约3000埃。在一实施例中，由厚度约为1000埃的单一层多晶硅层形成选择及控制栅极。
除了形成电荷存储层14、40、66外，可依据传统上互补型金属氧化物半导体(CMOS)流程来制造所公开的装置1、26、48。可在低压化学气相沉积(LPCVD)借自我组装产生纳米晶体18、42、65。虽然在图1、图3及图4中所示的纳米晶体为球体，典型由LPCVD产生的分离的纳米晶体30一般为半球体或部分球体。纳米晶体18、42、65彼此相邻的平均距离约为2nm或更大，且在电荷存储层14、40、66的纳米晶体的密度约为109至1012cm-2。电荷存储层的厚度为约4nm至约400nm。本领域普通技术人员可借各种LPCVD的参数如时间、压力、温度及气体来调整所选择的纳米晶体的尺寸、间距及密度。
本公开的存储器装置的工艺步骤比传统装置少，因而可降低其制作成本。传统上非易失性存储器装置需要多层多晶硅层以形成控制及/或选择栅极。本公开仅利用单一多晶硅层来进行相同的功能。在公知装置中，额外的多晶硅层导致更复杂的工艺步骤及更多的时间，因此降低良率。相较于现有的装置，本公开包含与CMOS相容工艺的非易失性存储器装置，其在较低成本下有高良率。而相较于现有的装置，本公开的存储器装置因较小的位胞(bit-cell)尺寸，也可降低生产成本。
虽然本发明已以数个优选实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (10)
1.一种存储器单元，包括：
一基板，具有一源极区及一漏极区；
一连续层，设置在该基板上且延伸于该源极区域及该漏极区间的基板上；
一控制栅极，设置在该连续层的一第一部分上；
一选择栅极，设置在该连续层的一第二部分并与该控制栅极分开；以及
其中，位于该控制栅极下的该连续层的该第一部分包括一具有多个纳米晶体的绝缘材料，以及
该控制栅极及该选择栅极由一单一多晶硅层组成。
2.如权利要求1所述的存储器单元，其中所述多个纳米晶体包括硅或锗。
3.如权利要求1所述的存储器单元，其中所述多个纳米晶体的直径范围在1nm至10nm。
4.如权利要求1所述的存储器单元，其中该电荷存储层的厚度为70埃至400埃。
5.如权利要求1所述的存储器单元，其中该存储器单元为闪存式存储器单元。
6.如权利要求1所述的存储器单元，其中该漏极区连接位线，且该控制栅极连接至字线。
7.如权利要求1所述的存储器单元，还包括一沟道区设置在源极区及漏极区间。
8.一种非易失性存储器装置，包括：
一半导体基板，具有一源极区及一漏极区，其中该漏极区连结为位线，且该控制栅极连结为字线；
一沟道区，设置在该源极及漏极区间；
一连续层，形成在该沟道区上；以及
一控制栅极，形成在该连续层的一第一部分上，该连续层的厚度为70埃至400埃，
一选择栅极，设置在该连续层的一第二部分并与该控制栅极分开；以及
其中该连续层的该第一部分包括一具有多个导电纳米晶体的绝缘材料，其中所述多个纳米晶体包括硅或锗，其直径范围在1nm至10nm。
9.一种形成非易失性存储器装置的方法，包括：
提供一半导体基板；
在该半导体基板中形成源极及漏极区，该源极及漏极区由一沟道区分开；
在该基板上形成一电荷存储层，该电荷存储层设置在该源极及漏极区间；以及
在该电荷存储层上形成一控制栅极，该控制栅极包括一单一多晶硅层，
其中该电荷存储层包括多个纳米晶体。
10.如权利要求9所述的方法，其中在所述多个纳米晶体在电荷存储层的化学气相沉积时，借自我组装而形成。
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