CN102193887A - 多通道桥接器及总线系统 - Google Patents

Abstract

本发明涉及芯片设计领域，公开了一种多通道桥接器及总线系统。多通道桥接器包括解码仲裁单元和多个转换单元，各转换单元分别与解码仲裁单元连接。多个转换单元提供了多个独立的访问通道，以解码仲裁单元对多个访问通道进行控制，主设备可以通过独立通道对高速从设备进行访问，不会因为系统总线中某些设备响应速度较慢而被阻塞，提高了系统的整体效率。

Description

多通道桥接器及总线系统

技术领域

本发明涉及芯片设计领域，特别涉及系统级芯片(System on Chip，简称“SoC”)的设计。

背景技术

SoC是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。同时它又是一种技术，用以实现从确定系统功能开始，到软/硬件划分，并完成设计的整个过程。从狭义角度讲，它是信息系统核心的芯片集成，是将系统关键部件集成在一块芯片上；从广义角度讲，SoC是一个微小型系统。

当今的SoC通常都包含一个或多个MASTER(主设备)和一套系统总线，MASTER通过MASTER接口转换电路和总线相连，从而达到访问总线上各个从设备的目的；而各个从设备也都是通过从设备接口电路和系统总线连接。因此MASTER、总线架构、从设备三者构成了一颗SOC的基本要素。如果MASTER要访问从设备，例如同步动态存储器(Synchronous DRAM，简称“SDRAM”)或普通的IO(输入输出)设备，往往是通过系统总线，来发命令和读写数据。各个从设备之间的通信，是在DMA(直接存储访问)控制器的控制下，通过系统总线或专有通道来进行。现有技术中一种典型的SoC系统结构如图1所示。

MASTER接口转换电路位于MASTER和系统总线之间，负责将MASTER传来的数据和命令，转换成符合系统总线协议的数据和命令。它的设计和系统架构密切相关，对系统的整体性能影响很大。

现有的MASTER接口转换电路，通常是单通道的，总线架构是基于高级微控制器总线架构(Advanced Microcontroller Bus Architecture，简称“AMBA”)，SDRAM也是挂在系统总线上，MASTER通过访问系统总线来间接的访问SDRAM。

MASTER通过系统总线访问SDRAM/DDR的缺点在于，在进行访问时要和DMA控制器共享系统总线，由于程序和数据通常是从片外的非易失性存储器，例如NANDFLASH、硬盘加载到SDRAM中，MASTER需要频繁的访问SDRAM，而DMA控制器同时也要竞争总线，这就降低了程序执行的效率，反过来也会降低DMA传输的实时性(有些应用例如播放音视频、录音、录像等应用，有一定的码率和采样率的要求)。

产生这个缺点的另外一个原因是，大多数过去比较流行的总线协议，例如AMBA总线协议，不支持多命令，前一个命令如果没有处理完，后面的命令就会阻塞住；因此即使没有DMA控制器竞争总线，仅仅在MASTER访问总线设备的情况下，如果前一个设备的响应速度比较慢，后面的取指令或读写数据就会被阻塞，降低整个系统的执行效率。

发明内容

本发明的目的在于提供一种多通道桥接器及总线系统，使主设备对高速从设备的访问不受系统总线的影响，提高了总线效率。

为解决上述技术问题，本发明的实施方式提供了一种多通道桥接器，该多通道桥接器在外部分别与一个主设备、至少一个高速从设备的接口、和至少一个系统总线连接，该多通道桥接器包括解码仲裁单元和至少两个转换单元，各转换单元分别与解码仲裁单元连接；

解码仲裁单元还与主设备连接，用于对来自该主设备的命令和数据进行地址映射的解码，并根据解码结果将该命令和数据送到相应的转换单元，以及对各转换单元返回给该主设备的数据进行仲裁；

各转换单元还分别与一个高速从设备的接口或系统总线连接，转换单元中包括缓存模块，用于缓存命令和数据。

本发明的实施方式还提供了一种总线系统，包括一个上述的多通道桥接器和分别与该多通道桥接器连接的一个主设备、至少一个高速从设备接口、和至少一个系统总线。

本发明实施方式与现有技术相比，主要区别及其效果在于：

多个转换单元提供了多个独立的访问通道，以解码仲裁单元对多个访问通道进行控制，主设备可以通过独立通道对高速从设备进行访问，不会因为系统总线中某些设备响应速度较慢而被阻塞，提高了系统的整体效率。此外，高速从设备不再使用系统总线，降低了系统总线的负荷。

进一步地，转换单元中包括握手模块，使得转换单元所连接的高速从设备接口或系统总线所使用的时钟频率与主设备的接口所使用的时钟频率可以不同，降低了对高速从设备和系统总线的时钟要求。

进一步地，转换单元中包括协议转换模块，使得一个主设备可以同时驱动多种不同类型协议的高速从设备和系统总线，降低了对高速从设备和系统总线的协议类型要求。

进一步地，将各个转换单元所需的FIFO控制功能统一在同一个独立的FIFO控制单元中实现，可以节约多通道桥接器所需的元件总数，减少集成电路的面积，降低总成本。

进一步地，主设备支持多命令处理和乱序响应，可以连续的发出下一个命令，而不必等待前一个命令的响应，能够极大提高系统的整体性能。

附图说明

图1是现有技术中一种典型的SoC系统结构示意图；

图2是本发明实施方式中多通道桥接器及周边设备连接关系结构示意图；

图3是本发明实施方式中含有先入先出控制单元的多通道桥接器及周边设备连接关系结构示意图；

图4是本发明实施方式中含有先入先出控制单元和复位单元的多通道桥接器及周边设备连接关系结构示意图；

图5是第三实施方式一个实例的多通道桥接器结构框图；

图6是第三实施方式一个实例的多通道桥接器电路框图；

图7是第三实施方式的一个实例中解码仲裁单元接受MASTER的命令和写数据操作时序图；

图8是第三实施方式的一个实例中读仲裁的时序图；

图9是第三实施方式的一个实例中AHB读操作产生时序图；

图10是第三实施方式的一个实例中AHB写操作产生时序图；

图11是第三实施方式的一个实例中DCU端口产生的信号时序图；

图12是第三实施方式的一个实例中FIFO控制信号时序图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

本发明第一实施方式涉及一种多通道桥接器，其结构如图2虚框中所示。该多通道桥接器包括一个解码仲裁单元和多个转换单元(图2中为转换单元1、转换单元2和转换单元3等)，各转换单元分别与解码仲裁单元连接。

解码仲裁单元还与主设备(MASTER)连接，用于对来自该主设备的命令和数据进行地址映射的解码，并将根据地址映射的解码结果将命令和数据送到相应的转换单元，和对各转换单元返回给该主设备的数据进行仲裁。仲裁指的是根据预先制定的优先级策略，在有多路数据同时可以被送到主设备时，决定哪一路数据被优先处理。

主设备用于对整个系统的控制，可以是数字信号处理器(Digital SignalProcessor，简称“DSP”)、中央处理器(Central Processing Unit，简称“CPU”)等。在本发明的较佳例子中，主设备支持乱序响应和多命令处理。主设备支持多命令处理和乱序响应，可以连续的发出下一个命令，而不必等待前一个命令的响应，能够极大提高系统的整体性能。

各转换单元还分别与一个高速从设备的接口或系统总线连接。图2中转换单元1与系统总线连接，转换单元2与高速从设备接口1连接，转换单元3与高速从设备接口2连接。高速从设备接口是高速从设备对外的接口，高速从设备可以通过该接口与主设备进行命令和数据的交互。图2中明确画出的转换单元是3个，但并不代理只能是3个，在本发明的各实施方式中，转换单元可以2个，也可以是更多个。

各转换单元中进一步包括缓存模块、握手模块和协议转换模块。其中：

缓存模块，用于缓存命令和数据。如果命令无法及时传到高速从设备的接口或系统总线，或者数据无法及时传到主设备，可以利用转换单元的缓存模块对命令或数据进行缓存，从而在多路并发时不会丢失命令或数据。

握手模块，用于在解码仲裁单元和该转换单元所连接的高速从设备的接口或系统总线之间进行异步时钟的握手。转换单元中包括握手模块，使得转换单元所连接的高速从设备接口或系统总线所使用的时钟频率与主设备的接口所使用的时钟频率可以不同，降低了对高速从设备和系统总线的时钟要求。可以理解，握手模块并不是必须的，如果高速从设备的接口或系统总线所用的时钟与主设备所用的时钟是一样的，也可以省略相应转换单元中的握手模块。

协议转换模块，用于在主设备使用的接口协议和该转换单元所连接的高速从设备的接口协议或系统总线协议之间进行相互转换。转换单元中包括协议转换模块，使得一个主设备可以同时驱动多种不同协议类型的高速从设备和系统总线，降低了对高速从设备和系统总线的协议类型要求。可以理解，协议转换模块并不是必须的，如果高速从设备的接口协议或系统总线协议与主设备的接口协议是一样的，也可以省略相应转换单元中的协议转换模块。

本实施方式中，多个转换单元提供了多个独立的访问通道，以解码仲裁单元对多个访问通道进行控制，主设备可以通过独立通道对高速从设备进行访问，不会因为系统总线中某些设备响应速度较慢而被阻塞，提高了系统的整体效率。此外，高速从设备不再使用系统总线，降低了系统总线的负荷。

本发明第二实施方式涉及一种多通道桥接器，其结构如图3的虚框内所示。

第二实施方式在第一实施方式的基础上进行了改进，主要改进之处在于：将各个转换单元所需的先入先出(First In First Out，简称“FIFO”)控制功能统一在同一个独立的FIFO控制单元中实现，可以节约多通道桥接器所需的元件总数，减少集成电路的面积，降低总成本。

具体地说，在第一实施方式的基础上，还增加了先入先出控制单元，分别与解码仲裁单元和各转换单元连接，用于为各转换单元统一提供先入先出控制功能。本实施方式中，先入先出控制单元位于解码仲裁单元和各转换单元之间，解码仲裁单元发送给各转换单元的数据首先到达先入先出控制单元，由先入先出控制单元进行先入先出控制，再发送给各转换单元。各转换单元返回给解码仲裁单元的数据可以由先入先出控制单元统一控制，也可以由各转换单元直接发送到解码仲裁单元。FIFO功能的具体实现是成熟技术，这里不进行详细说明了。在本发明的其它某些实施方式中，FIFO的控制功能也可以是分别在各个转换单元中实现。

本发明第三实施方式涉及一种多通道桥接器，其结构如图4的虚框内所示。

第三实施方式在第二实施方式的基础上进行了改进，主要改进之处在于：还包括复位单元，与该多通道桥接器中的其它各单元连接，用于产生一个同步的复位信号，以复位该多通道桥接器。

图5示出了应用第三实施方式的一个具体例子。MASTER为嵌入式处理器，该嵌入式处理器输出的接口协议为开放式内核协议(Open CoreProtocol，简称“OCP”)接口，系统总线为AMBA，双倍数据速率同步动态存储器(Dual Data Rate SDRSM，简称“DDR”)接口协议为OCP。当然，本发明的技术方案的实现并不限于特定的OCP、AMBA协议，对于MASTER接口是其他标准协议或自定义协议的情况同样适用；同样的，系统总线接口和SDRAM接口也可以根据实际需求采用其他协议，这并不影响本发明技术方案的实现架构，只需要根据实际情况设计转换单元即可。

现在很多主流嵌入式处理器的BIU(总线接口单元)都支持多命令处理(MULTIPLE OUTSTANDING TRANSACTIONS)和乱序响应(OUT OFORDER RESPONSES)，这些特性能够极大提高系统的整体性能；具体表现在，支持多命令处理的这些MASTER在发命令时，只要从设备可以接受命令，即可连续的发出下一个命令，而不必等待前一个命令的响应，这可以提高整个系统的并发执行程序的能力，对于有些支持多命令预解析的设备，例如某些DDR控制器，也可以充分发挥该设备的读写效能；乱序响应特性的好处体现在，快速的设备的响应可以最快的返回给MASTER，即使MASTER是先访问慢速设备的，这就避免了慢速设备阻塞MASTER连续运行的情况出现，通常现代的精简指令集计算机(Reduced Instruction SetComputer，简称“RISC”)架构的MASTER在全速运行时，都是多级流水线并发执行的，流水线的频繁stall(阻塞)，无疑会造成MASTER的效能无法充分发挥。

本实例的MASTER接口采用OCP协议(位宽64bit)；为了实现高效的编解码要求，现代的嵌入式系统，对于SDRAM，往往采用DDR标准的SDRAM，通常根据DDR的器件特性，为了最大化DDR的访问效率，DDR接口也可以设计成符合OCP接口协议的(位宽64bit)；而整个系统的骨干总线则采用位宽32bit的AHB(Advanced High performance Bus)系统总线加APB(Advanced Peripheral Bus)外围总线的结构。

本实例中多通道桥接器的电路框图如图6的示。包括解码仲裁单元OCPSINK，先入先出控制单元FIFOCTRL，与系统总线连接的转换单元AHBMST，与DDR接口连接的转换单元DCUMST，以及复位单元OCPRST。

其中，解码仲裁单元OCPSINK主要用来接受处理器的命令和写数据，并根据地址映射空间将它们分别送到AHB对应FIFO和DDR控制器对应的FIFO，同时在AHB的读数据和DDR控制器的读数据同时返回时进行仲裁。

先入先出控制单元FIFOCTRL主要是控制AHB和DDR控制器的命令FIFO和写数据FIFO的读写和指针跳转及保存数据。

与系统总线连接的转换单元AHBMST根据AHB的FIFO中的命令参数产生AHB命令信号，然后将写数据FIFO中的数据传输到写数据总线(32bit位宽)上；接受AHB总线设备返回的读数据，并将其组成符合OCP协议的64位的读数据，返回给OCPSINK单元处理。

与DDR接口连接的转换单元DCUMST根据DDR控制器的FIFO中的命令参数向DDR控制器传输命令和写数据，因为DDR控制器接口也是符合OCP协议的，所以设计比较简单。

复位单元OCPRST单元主要是产生一个同步的复位信号，以复位整个多通道桥接器，还有进行进入睡眠状态的相关处理。

下面对解码仲裁单元OCPSINK的操作进行详细说明。

如图7所示，接受MASTER的命令和写数据，当MASTER的命令信号有效时，根据MASTER的地址信号的高四位判断是否为DCU，如果是DCU且DCU的命令FIFO非满，则接受该命令，同时使DCU命令FIFO的写信号有效，否则无效OC_SCMDACCEPT；如果是AHB且AHB的命令FIFO非满，则接受该命令，同时使AHB命令FIFO的写信号有效，否则无效OC_SCMDACCEPT。

由于MASTER写数据是顺序传输的，而且写数据在写命令后放出，所以保存判断该命令是DCU还是AHB的信号，用来判断传输过来的数据是给DCU还是给AHB的。保存该信号的是一个4层的1BIT的FIFO，和AHB和DCU的命令FIFO层数相同，用于保存所有已接受的写命令的判断信号。该FIFO在MASTER的写命令被接受后写入该命令的判断信号，同时写地址加一；MASTER的写数据的OC_MDATALAST有效且被接受时FIFO读地址加一，而当前的FIFO读地址所指的单元所保存的判断信号就表明了当前写数据是传向AHB还是DCU。

如果MASTER所传输的命令或写数据是针对DCU的，因为DCU也是OCP接口，则直接保存命令和数据。如果MASTER所传输的命令或写数据是针对AHB的，则在保存前对命令和数据进行处理，保存对AHB传输有用的参数；接受命令后，保存该命令的读写信号，将读/写字节使能信号转换成读/写地址的第三位和总线宽度以及是否是64位读/写数据标志信号进行保存。

如图8所示，AHB和DCU读回数据的仲裁处理：如果DCU和AHB读回应信号同时有效，在DCU读数据暂存单元未满之前不阻塞DCU，当该暂存单元满状态时阻塞DCU。对于AHB这边，等到AHB完成一个BURST传输时，若DCU和AHB的返回数据同时有效或DCU读数据暂存单元非空两个条件满足其一，则阻塞AHBMST单元向AHB总线传输读命令。

DCU读数据暂存单元由4X69BIT的FIFO构成，能够一次存储一个BU RST的数据。该暂存器设计的目的主要是在AHB和DCU读回来的数据同时有效时，继续接受DCU的读数据，不阻塞DCU的读传输以提高DCU的效率，为了简化设计，我们规定AHB的BURST传输不允许被打断，因此如果在AHB BURST读过程中，即使DCU读回应有效，也不能立即停止对AHB的传输，这时暂存器就可以起到最大化DDR访问效率的作用。暂存器的写信号有效的条件：一是暂存器非满，二是AHB和DCU读回应信号同时有效或DCU读回应有效且暂存单元非空。暂存器的读信号有效的条件是暂存单元非空，且AHB的读回应无效。暂存器的读写指针在读写有效时成桶型递加。

最后通过仲裁返回给MASTER的读回应信号以寄存器输出，读回应信号由AHB的读回应信号，DCU的读回应信号及暂存器非空标志相或产生。返回的读数据、OC_STAGID、OC_SRESPLAST的顺序：如果AHB的读回应有效则传输AHB的读数据，否则如果暂存器非空则传输暂存器中的数据，最后如果DCU的读回应有效则传输DCU的读数据。

下面对与系统总线连接的转换单元AHBMST的操作进行详细说明。其中AHB读操作的相关时序如图9所示，AHB写操作的相关时序如图10所示。AHBMST是一个基于AHB协议的MASTER设备端口，即将MASTER保存在FIFO中的命令参数和数据传输到AHB总线上。根据AHB总线协议二级流水结构的特点，在本单元中设计一个三级流水的阶段：分别为命令触发阶段，命令传输阶段，数据传输阶段，这三个阶段成流水结构叠加。命令触发阶段为判断该单元是否可以向总线发出命令，以及一些命令信号的初始化，同时向AHB发出HBUSREQ/HLOCK信号，命令传输阶段主要是向AHB总线上传输命令，如HTRANS/HBURST/HSIZE/HADDR/HWRITE信号，数据传输阶段主要是传输写数据或接受读数据。在每个时钟周期都检测命令触发信号是否有效，再由命令触发信号命令触发信号传递，由命令信号触发数据传输阶段。

命令触发阶段。如果AHB CMD FIFO为空，则命令触发信号无效，否则通过该FIFO读指针所指向的CMD中的读写信号来区分，如果是读操作，且OCPSINK单元的读数据仲裁阻塞AHB无效，则命令触发请求信号有效；如果是写操作，且AHB WDATA FIFO非空，则命令触发请求信号有效。在命令触发请求信号有效时向AHB总线请求总线传输，并根据该传输是否是BURST传输来判断是否发出锁定总线信号。AHB总线的ARBITER接受到BUSREQ，仲裁之后将通过MGRANT有效来通知OCPB可以传递命令，这样，在MGRANT和命令触发请求信号同时有效时，命令触发信号就真正的有效了。在该阶段，初始的命令参数，如读写信号，地址信号，TAG信号，BURST信号，总线位宽(SIZE)信号，是否为双WORD信号，通过当前FIFO读指针所指定的单元直接输出，但是只有在命令触发信号有效时，这些信号才是真正的有效。

如果是BURST操作，则需要计数，OCPB的BURST只有WRAP BURST8一种。这样，如果该计数器数值为0，则为SINGLE或BURST8的命令触发阶段的第一个传输。对双WORD的传输也做一个两拍的计数。这两个计数器设计的原因是BURST8传输时，OCPB存入FIFO中一个命令，8个数据，所以AHB这边需要8次传输才能去递加AHB CMD FIFO读指针，指向下一个命令。所以在BURST传输时，在命令触发阶段的第八次触发时发出读信号，如果是双WORD(字)则在命令触发阶段的第二次时发出读信号，如果是单字传输则每次触发都发出读信号。对于传输阶段的地址信号，分三种情况处理，一是单字传输，其地址直接由寄存器输出FIFO中的地址产生，二是双字传输，其地址第一拍直接由寄存器输出FIFO中的地址产生，第二拍在输出地址递加4产生；三是BURST8，其地址第一拍直接由寄存器输出FIFO中的地址产生，由于是WRAP方式，所以在接下来的地址是由地址低六位进行桶型递增产生。

命令传输阶段。命令传输阶段是以CORE CLOCK为时钟，但是在HCLK_PHASE的门控下采样。在命令触发信号有效下，将HTRANS命令寄存器输出到AHB总线上，同时将上述的各种命令信号也寄存器输出到总线上。由于写数据是寄存器输出到AHB总线上的，所以AHB WDATA FIFO的读信号由传输命令有效来产生。

数据传输阶段。如果是写数据传输阶段在该阶段没有什么可做的，该阶段主要是针对读操作。将读回应和读数据组织成OCP的格式，并产生读回应信号。在对应的读命令是BURST读或64位读的时候，需要组合两次读的数据，输出给MASTER，所以先要暂存一个32BIT的数据，等待再来一个WORD后拼接成64BIT的数据，并产生回应信号。

下面对与DDR接口连接的转换单元DCUMST的操作进行详细说明，相关时序如图11所示。

DCUMST是针对DCU的OCP接口的，因为寄存在DCU的FIFO中的命令和数据组织也是符合OCP协议的，所以该单元比较简单，只是在相应的FIFO非空的时候，进行寄存器输出命令和写数据。因为是寄存器输出，所以还不是完全直接输出的，在本单元中设计了一个命令READY信号，所有的接口命令信号在该READY信号有效时进行变化。另外，还需要处理的是写数据的输出，它必须在命令被DCU接受后才放出。所以在该单元中做了一个4BIT的计数器，当有效的写命令被DCU接受后加一，当有效的写数据的最后一个数据被DCU接受后该计数器减一。这样，在计数器计数非0时，才可以传输写数据，当计数器计数大于12时，停止向DCU发送命令。

所以，在传输DCU命令时，在命令传输READY信号有效下，上述计数器小于最大值且CMD FIFO非空，则直接将FIFO中的命令传输给DCU，否则清除所有的有效命令。当命令传输READY信号无效时，命令输出寄存器保持住。CMD FIFO的读信号有效的条件为命令传输READY信号有效，上述计数器小于最大值且CMD FIFO非空。

写数据的做法和命令类似，不再多说。

下面对先入先出控制单元FIFOCTRL的操作进行详细说明，相关时序如图12所示。

FIFOCTRL主要是控制暂存AHB和DCU的命令参数和写数据，一共有五个：AHB命令FIFO(2X41)、AHB写数据FIFO(16X32)、AHB写字节使能FIFO(16X6)，DCU命令FIFO(50X2)、DCU写数据FIFO(73X4)。每个FIFO都是在相应的读写信号控制下递加读写指针，并产生空满等标志信号。只有AHB写数据FIFO的做法特殊一点。因为在64位写的时候将两个WORD同时写入，否则写入一个WORD，所以指针递加1或2，还有就是在读的时候，由于AHB是二级流水结构，所以其空标志在当前为写传输时是数据层数等于1层就有效，否则等到数据层数为0才有效。

下面对复位单元OCPRST的操作进行详细说明。

OCPRST主要是处理复位信号CPU_RESET，为了防止RESET有毛刺等，将其在CLK下采样两次，然后传送到各个单元中做同步复位。另外处理的就是进入睡眠状态，当SI_SLEEP有效后，等到各个单元都停止操作后进入睡眠状态，之后MASTER传输过的命令或数据都不作任何响应，直到SI_SLEEP无效。

本实例中高速从设备为DDR，可以理解，在本发明的其它实例中，除DDR之外，高速从设备也可以其它类型的SDRAM，或其它类型的设备。本实例中系统总线为AMBA，可以理解，在本发明的其它实例中，除AMBA之外，系统总线也可以是其它的类型。本实例中，MASTER使用的接口协议为OCP，可以理解，在本发明的其它实例中，除OCP之外，MASTER也可以使用其它类型的接口协议。

本发明第四实施方式涉及一种总线系统，其结构如图2所示。

该总线系统包括一个多通道桥接器和分别与该多通道桥接器连接的一个主设备(MASTER)、至少一个高速从设备接口、和至少一个系统总线。

多通道桥接器的描述详见第一、第二或第三实施方式。总体上说，该多通道桥接器一边连接MASTER，另外一边连接多个高速从设备接口和系统总线，需要实现MASTER接口和高速从设备接口以及MASTER接口和系统总线接口的协议转换，同时对MASTER发出的命令和数据进行地址映射的解码(DECODE)，路由(ROUTING)到相应的通道，并对返回的数据按照一定的优先级策略进行仲裁。

对图1的现有技术应用本发明的技术方案时，可以将SDRAM接口从总线上分离出来，使其和MASTER通过多通道桥接器直接相连，从而减小了系统总线的负荷，解决了DMA传输和执行程序都要竞争系统总线的矛盾。这时的系统总线上除了传输少许的MASTER访问IO设备的操作，绝大部分带宽都提供给了DMA控制器，提高了系统DMA传输的实时性，使系统总线不必运行在很高的速度即可满足应用需求。

需要说明的是，本发明各设备实施方式中提到的各单元都是逻辑单元，在物理上，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现，这些逻辑单元本身的物理实现方式并不是最重要的，这些逻辑单元所实现的功能的组合是才解决本发明所提出的技术问题的关键。此外，为了突出本发明的创新部分，本发明上述各设备实施方式并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，这并不表明上述设备实施方式并不存在其它的单元。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种多通道桥接器，其特征在于，

该多通道桥接器分别与一个主设备、至少一个高速从设备的接口、和至少一个系统总线连接；

该多通道桥接器包括解码仲裁单元和至少两个转换单元，各转换单元分别与解码仲裁单元连接；

所述解码仲裁单元还与主设备连接，用于对来自该主设备的命令和数据进行地址映射的解码，并根据解码结果将该命令和数据送到相应的转换单元，和对各所述转换单元返回给该主设备的数据进行仲裁；

各所述转换单元还分别与一个高速从设备的接口或系统总线连接；

所述转换单元中包括缓存模块，用于缓存命令和数据。

2.根据权利要求1所述的多通道桥接器，其特征在于，至少一个所述转换单元中还包括握手模块，用于在所述解码仲裁单元和该转换单元所连接的高速从设备的接口或系统总线之间进行异步时钟的握手。

3.根据权利要求2所述的多通道桥接器，其特征在于，至少一个所述转换单元中还包括协议转换模块，用于在所述主设备使用的接口协议和该转换单元所连接的高速从设备的接口协议或系统总线协议之间进行相互转换。

4.根据权利要求3所述的多通道桥接器，其特征在于，还包括先入先出控制单元，连接在所述解码仲裁单元和各所述转换单元之间，用于对所述解码仲裁单元发送给各所述转换单元的各路命令和数据进行先入先出控制。

5.根据权利要求1至4中任一项所述的多通道桥接器，其特征在于，所述主设备是支持乱序响应和多命令处理的处理器。

6.根据权利要求1至4中任一项所述的多通道桥接器，其特征在于，还包括复位单元，与该多通道桥接器中的其它各单元连接，用于产生一个同步的复位信号，以复位该多通道桥接器。

7.根据权利要求1至4中任一项所述的多通道桥接器，其特征在于，所述高速从设备包括双倍数据速率同步动态存储器。

8.根据权利要求1至4中任一项所述的多通道桥接器，其特征在于，所述系统总线包括高级微控制器总线架构总线。

9.根据权利要求1至4中任一项所述的多通道桥接器，其特征在于，所述主设备使用的接口协议包括开放式内核协议。

10.一种总线系统，其特征在于，包括一个多通道桥接器和分别与该多通道桥接器连接的一个主设备、至少一个高速从设备接口、和至少一个系统总线；

所述多通道桥接器包括解码仲裁单元和至少两个转换单元，各转换单元分别与解码仲裁单元连接；

所述解码仲裁单元还与主设备连接，用于对来自该主设备命令和数据进行地址映射的解码，并根据解码结果将该命令和数据送到相应的转换单元，和对各所述转换单元返回给该主设备的数据进行仲裁；

各所述转换单元还分别与一个高速从设备的接口或系统总线连接，所述转换单元中包括缓存模块，用于缓存命令和数据。

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