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CN102165533B - 半导体存储器件 - Google Patents

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CN102165533B
CN102165533B CN200980139398.4A CN200980139398A CN102165533B CN 102165533 B CN102165533 B CN 102165533B CN 200980139398 A CN200980139398 A CN 200980139398A CN 102165533 B CN102165533 B CN 102165533B
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热海知昭
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Semiconductor Energy Laboratory Co Ltd
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Abstract

实现带缺陷校正的方便和快速的存储器访问。在半导体存储器件的备用存储器中，设置存储校正缺陷次数的冗余存储器单元阵列。当从外部接收信号时，将该信号切换至冗余存储器单元阵列，并判断校正缺陷的数目。然后，基于判断结果，确定继续带缺陷存储单元的判断或结束判断以将数据写至主存储器单元。通过提供存储校正缺陷次数的冗余存储器单元阵列，能以这种方式快速地观察校正缺陷的状态。

Description

半导体存储器件
技术领域
本技术领域涉及半导体存储器件中的缺陷校正技术。
背景技术
近年来，由于随着半导体存储器件容量增大制造步骤增多及其复杂性，存储器单元的产量有降低的趋势。因此，为了提高半导体存储器件本身的产量，已提出对于包括缺陷存储器单元的存储器单元阵列的各种缺陷校正技术。
例如，已提出一种用于校正缺陷的技术，这种技术用备用存储器单元替换由设置在半导体存储器件中的冗余电路确定为带缺陷的存储器单元(例如参见专利文献1)。
另外，又提出一种用于校正缺陷的技术，这种技术用安装在半导体存储器件中用于校正缺陷的LSI中的冗余用RAM部分来替换半导体存储器件内的DRAM(动态随机存取存储器)中产生的缺陷(例如参见专利文献2)。
[参考文献]
[专利文献1]日本已公开专利申请No.2006-107583
[专利文献2]日本已公开专利申请No.H8-16486
发明内容
然而，由于需要检测带缺陷的存储器单元和未使用的备用存储器的地址以校正缺陷，因此随着存储器容量增大，对存储器访问的次数增多，并且访问存储器所花费的时间更长。此外，随着存储器容量的增大，控制电路的结构也增大。
有鉴于上述问题，本发明的目的是对存储器实现方便和快速的访问而不增大控制电路的结构。
本发明的一个实施例是设置有冗余存储器单元阵列的半导体存储器件，该冗余存储器单元阵列将校正缺陷的数量存储在备用存储器中。当从外部接收信号时，将该信号切换至冗余存储器单元阵列，并判断校正缺陷的数量。然后，基于判断结果，继续带缺陷的存储器单元的判断或结束判断以将数据写至主存储器单元。
半导体存储器件的一个实施例包括：具有能电读写的多个存储器单元的第一存储器单元阵列，具有多个冗余存储器单元的第二存储器单元阵列，以及控制电路；第二存储器单元阵列具有：包括存储校正写缺陷数目的冗余存储器单元的第一区、以及包括存储缺陷存储器单元地址的冗余存储器单元的第二区。
这里，控制电路访问第一区以判断校正缺陷的数目，并根据判断结果判定是否访问第二区。
第二存储器单元阵列可具有第三区，该第三区具有替换带缺陷存储器单元的冗余存储器单元。
该半导体存储器件可包括存储正常写的存储器单元。
半导体存储器件可应用于DRAM、SRAM、掩模ROM、PROM、EPROM、EEPROM、闪存及其它。
在半导体存储器件中，带缺陷存储器单元的地址是根据校正缺陷的数目判断的。因此，可实现更方便和更快的操作。另外，可将该操作应用于大容量存储器。
此外，半导体存储器件的可靠性可通过监测校正缺陷的数目而予以评价。
附图简述
在附图中：
图1是示出半导体存储器件的结构的框图；
图2是示出当执行冗余存储器的控制过程时的程序的流程图；
图3是示出当执行冗余存储器的控制过程时的程序的流程图；
图4是存储器单元阵列的存储器映射图；
图5是存储器单元阵列的存储器映射图；
图6是存储器单元阵列的存储器映射图；
图7是存储器单元阵列的存储器映射图；
图8是存储器单元阵列的存储器映射图；
图9是存储器单元阵列的存储器映射图；
图10是存储器单元阵列的存储器映射图；
图11是示出半导体器件的结构的框图；
图12示出半导体存储器件的掩模布置的例子；以及
图13是半导体存储器件的存储器单元的电路图。
具体实施方式
下面参照附图公开本发明的实施例。注意，本发明不局限于下面的说明书，并且本领域内技术人员很容易理解，本发明的模式和细节可以各种方式变化而不脱离本发明的目的和范围。因此，应当注意本发明不应当解释为局限于对实施例的如下描述。
(实施例1)
在本实施例中将描述半导体存储器件和用于校正半导体存储器件内的缺陷的技术的一个示例。
首先，半导体存储器件的结构的一个例子将参照图1予以描述。这里，图1是根据该实施例的半导体存储器件的电路框图。如图1所示，半导体存储器件包括存储器单元阵列100、在主存储器单元阵列100周围的读取驱动器101和冗余控制电路部分102。
存储器单元阵列100包括主存储器单元110、备用存储器单元以及用于防止附加写入的存储器单元114。注意，备用存储器单元设有冗余功能用存储器单元111、冗余判断用存储器单元112以及替换用存储器单元113。
输入数据被写入主存储器单元110和替换用存储器单元113。冗余功能用存储器单元111存储校正缺陷的数目。冗余判断用存储器单元112存储带缺陷存储器单元的地址和访问禁止地址。防止附加写入的存储器单元114将输入数据的正常写入存储至主存储器单元110和替换用存储器单元113。
备用存储器的存储器单元以及防止附加写入的存储器单元114包括甚至在断电时也永远保持所存储数据的非易失性存储器。注意，从安全角度讲，作为一种非易失存储器并具有仅能写入一次的多个存储器单元的存储器是优选的，因为非易失存储器内的数据是难以篡改的。
冗余控制电路部分102包括冗余控制电路120、冗余比较器电路121以及冗余锁存电路122。
接着，将参照图2和图3对半导体存储器件的写入操作的例子进行描述。这里，图2是示出当执行冗余存储器的控制过程时的程序的流程图。在图2中，跟随在“S”之后的附图标记表示流程图中的每个步骤。
在步骤S201，当从外部接收到存储器访问开始信号时，冗余存储器的控制过程开始。首先，通过冗余控制电路120将信号从主存储器单元110切换至冗余功能用存储器单元111。
在步骤S202，将存储在冗余功能用存储器单元111、冗余判断用存储器单元112以及防止附加写入用存储器单元114中的数据读出。步骤S202的处理将参照图3进行描述。
图3是示出在最大校正数为n的情况下当执行图2中的步骤S202时的过程的流程图。在图3中，跟随在“S”之后的附图标记表示流程图中的每个步骤。
在步骤S301，冗余功能用存储器单元111被读出，并且存储器单元的地址和数据被保留在冗余锁存电路122中的寄存器内。
然后，当从外部接收到地址信号时，指定主存储器单元110的访问字。之后，通过冗余控制电路120将信号从主存储器单元110切换至冗余判断用存储器单元112。
在步骤S302，通过从冗余功能用存储器单元111读出的数据判断校正缺陷的数目。当没有存储器单元将数据存储在冗余功能用存储器单元111时，即当校正缺陷的数目为零时，过程进至步骤S304。另一方面，当一个或多个存储器单元将数据存储到冗余功能用存储器单元111，即校正缺陷的数目为一个或多个时，过程进至步骤S303。
在步骤303，与冗余判断用存储器单元112的访问字对应的位地址数(下文中适宜地将该位地址称为“相应的位地址”)的读出次数与对应于校正缺陷数目的位数相同。然后，存储器单元的地址和数据被保留在冗余锁存电路122的寄存器中。该步骤S303被称为缺陷字地址的判断。
在步骤S304，将与访问字对应的防止附加写入用存储器单元114读出。然后，存储器单元的地址和数据被保留在冗余锁存电路122的寄存器中。该步骤S304被称为防止附加写入用判断。
接着，在图2中的步骤S203-S207，保持在冗余锁存电路122中的寄存器内的校正缺陷数目判断、缺陷字地址判断和防止附加写入用判断的结果被读出。然后，确定电路的状态。
首先，在步骤S203，判断与访问字对应的防止附加写入用存储器单元114是否存储数据。当与访问字对应的防止附加写入用存储器单元114存储数据时，换句话说当访问字是附加写入防止字时，过程进至步骤S204，并且冗余存储器的控制过程结束。另一方面，当访问字不是附加写入防止字时，过程进至步骤S205。
在步骤S205，判断冗余判断用存储器单元112的相应位地址是否存储有数据。当存储有数据时，过程进至步骤S206。另一方面，当不存储数据时，过程进至步骤S207。
注意，存储在冗余判断用存储器单元112的相应位地址中的数据意味着校正了访问字中的缺陷并将替换用存储器单元113的字地址分配给访问字。
在步骤S206，地址信号被传送至替换用存储器单元113并执行数据写入。
另一方面，在步骤S207，将地址信号传送至主存储器单元110并执行数据写入。
在步骤S208，就在写入数据后从存储器单元读出数据，并在冗余比较电路121中执行读出数据和预期值之间的比较。作为读出数据和预期值之间的比较结果，当该数据与预期值不匹配时，即检测到带缺陷的存储器时，过程进至步骤S209。另一方面，当没有检测出带缺陷的存储器时，过程进至步骤S210。
在步骤S209，将数据存储在与校正缺陷数目对应的冗余功能用存储器单元111中。注意当整个冗余功能用存储器单元111存储数据时，就不存储数据。
接着，将数据存储在与冗余判断用存储器单元112的缺陷发生的字地址对应的位地址中。注意，如果整个冗余功能用存储器单元111已存储数据，则将该数据存储在冗余判断用存储器单元112的最末一个字中(下文中将该最末字称为“访问禁止存储器单元”)。由此结束一连串的写入操作。
为了校正写入失败的存储器单元，准备替换用存储器单元113。然而，当写入失败的次数超过替换用存储器单元113的字数时，也就是当冗余功能用存储器单元111因整个冗余功能用存储器单元111已存储数据而无法存储数据时，校正存储器单元是不可能的。由于其中无法校正缺陷的存储器单元存储不完美的数据，因此使用该存储器单元是不合适的。
因此，如果数据被存储在访问禁止的存储器单元中，则之后禁止对具有与存储数据的位地址对应的主存储器单元110的字地址的存储器单元的访问(写入和读出)。
另一方面，在步骤S210，防止附加写入用存储器单元114被访问并且写入正常结束的数据被存储。由此结束一连串的写入操作。
如前所述，在半导体存储器件的写入操作中，在从外部接收到存储器访问开始信号后，通过访问备用存储器的每个电路来判断缺陷。根据该判断结果，确定拟访问哪个存储器单元：主存储器单元110或替换用存储器单元113。因此，不需要访问整个存储器单元并且即使存储器单元的容量增大也有可能方便和快速地访问存储器单元。
在半导体存储器件中，从外部接收存储器访问开始信号，并在这之后读出校正缺陷的数目。当校正缺陷的数目为零时，由于在之后的缺陷判断中不需要访问冗余判断用存储器单元112，因此可实现更快的操作。当校正缺陷的数目为一个或多个时，像对应于校正缺陷数目的位数那么多的相应位地址被读出。另外，如果校正缺陷的数目达到上限，则可通过将存储器访问开始信号切换至另一器件等等，来防止写入失败。
此外，半导体存储器件的可靠性可通过监测校正缺陷的数目而予以评价。
此外，在半导体存储器件中，为了获得缺陷校正的状态，只需要访问冗余功能用存储器单元111以及冗余判断用存储器单元112的相应位地址。因此，缺陷校正的状态能比访问整个冗余判断用存储器单元112的情形更快地观察到。
此外，在半导体存储器件中，写入正常结束的存储器单元受到保护，而对那些无法校正缺陷的存储器单元的访问(写入和读出)被禁止。因此，能改善该半导体存储器件的可靠性。
接下来，参照下面的情形(1)-(8)和图4-图8对校正半导体存储器件中的缺陷的技术的特例进行说明。
图4示出图1中的存储器单元阵列100的存储器映射的示例。图4中的存储器单元阵列设有尺寸为32×32的主存储器单元401、尺寸为1×4的冗余功能用存储器单元402、尺寸为4×32的冗余判断用存储器单元403、尺寸为1×32的访问禁止存储器单元404、尺寸为4×32的替换用存储器单元405以及尺寸为36×1的防止附加写入用存储器单元406。
首先，描述在由地址信号指定第3字后对第25个位的写入失败的情形(1)。注意图4是接收到地址信号时的存储器映射。
如前所述，当半导体存储器件从外部接收到信号时，执行校正缺陷数目的判断、缺陷字地址的判断以及防止附加写入的判断。
在图4中，(i)当读出冗余功能用存储器单元402时，不对数据进行存储。因此，判断的结果是校正缺陷的数目预先调整归零，并且将该判断结果保持在寄存器中。
接着，(ii)当读出作为冗余判断用存储器单元403相应位地址的第3位时，不对数据进行存储。因此，判断结果是不对主存储器单元401的第3字执行缺陷校正，并将该判断结果保持在寄存器中。
接着，(iii)当读出作为访问禁止存储器单元404的相应位地址的第3位时，不对数据进行存储。因此，判断的结果是对第3字的访问(写入和读出)可行，并将判断结果保持在寄存器中。
注意，由于判断的结果为校正缺陷的数目预先调整归零，因此缺陷字地址的判断(ii)是不需要的。
最后，(iv)当读出主存储器单元401的第3字中的防止附加写入用存储器单元406时，不存储数据。因此，判断结果是可对主存储器单元401内的第3字执行写入操作，并将该判断结果保持在寄存器中。
根据判断结果(i)-(iv)，将地址信号发送给主存储器单元401的第3字以判定执行数据写入。之后，将数据写入(参见图5中的主存储器单元401)。
当在写入数据之后立即从存储器单元读出数据并执行读出数据和预期值之间的比较时，由于在第25位写入失败，因此比较结果表示该数据与预期值不匹配。
因此，数据被存储在冗余功能用存储器单元402中的第0位以及作为冗余判断用存储器单元403中的第0字的对应位地址的第3位中(参见图5中的冗余功能用存储器单元402和冗余判断用存储器单元403)。注意，该数据具有为校正第3字的缺陷而分配替换用存储器单元405中的第0字的功能。
接着，描述在由地址信号指定第3字后对第3位写入失败的情形(2)。注意图5是接收到地址信号时的存储器映射。
在图5中，(i)当读出冗余功能用存储器单元402时，将数据存储在第0位中。因此，判断的结果是校正缺陷的数目为1，并且将该判断结果保持在寄存器中。
接着，(ii)当读出作为冗余判断用存储器单元403相应位地址的第3位时，将数据存储在第0位中。因此，判断结果是分配替换用存储器单元405的第0字以校正第3字中的缺陷，并将判断结果保持在寄存器中。
接着，(iii)当读出作为访问禁止存储器单元404的相应位地址的第3位时，不对数据进行存储。因此，判断的结果是对主存储器单元401的第3字的访问(写入和读出)可行，并将判断结果保持在寄存器中。
最后，(iv)当读出替换用存储器单元405的第0字中的防止附加写入用存储器单元406时，不存储数据。因此，判断结果是对替换用存储器单元405内的第0字的写入操作可行，并将该判断结果保持在寄存器中。
根据上述判断结果，确定将地址信号传送至替换用存储器单元405的第0字以写入数据。之后，执行数据写入(参见图6中的替换用存储器单元405)。
当在写入数据后立即从存储器单元读出数据并执行读出数据和预期值之间的比较时，由于在第3位写入失败，因此比较结果表示该数据与预期值不匹配。
因此，数据被存储在冗余功能用存储器单元402中的第1位以及作为冗余判断用存储器单元403中的第1字的对应位地址的第3位中(参见图6中的冗余功能用存储器单元402和冗余判断用存储器单元403)。注意，该数据具有为校正第3字的缺陷而分配替换用存储器单元405中的第1字的功能。
接着，描述在由地址信号指定第29字后对第26位的写入失败的情形(3)。注意图6是接收到地址信号时的存储器映射。
在图6中，(i)当读出冗余功能用存储器单元402时，将数据存储在第0位和第1位中。因此，判断的结果是校正缺陷的数目为2，并且将该判断结果保持在寄存器中。
接着，(ii)当读出作为冗余判断用存储器单元403的相应位地址的第29位时，不对数据进行存储。因此，判断结果是不对主存储器单元401的第29字执行缺陷校正，并将该判断结果保持在寄存器中。
接着，(iii)当读出作为访问禁止存储器单元404的相应位地址的第29位时，不对数据进行存储。因此，判断的结果是对主存储器单元401的第29字的访问(写入和读出)可行，并将该判断结果保持在寄存器中。
最后，(iv)当读出主存储器单元401的第29字中的防止附加写入用存储器单元406时，不对数据进行存储。因此，判断结果是对主存储器单元401的第29字的写入操作可行，并将该判断结果保持在寄存器中。
根据上述判断结果，确定将地址信号传送至主存储器单元401的第29字以写入数据。之后，执行数据写入(参见图7中的主存储器单元401)。
当在写入数据之后立即从存储器单元读出数据并执行读出数据和预期值之间的比较时，由于在第26位写入失败，因此比较结果表示该数据与预期值不匹配。
因此，数据被存储在冗余功能用存储器单元402中的第2位以及作为冗余判断用存储器单元403中的第2字的对应位地址的第29位中(参见图7中的冗余功能用存储器单元402和冗余判断用存储器单元403)。注意，该数据具有为校正第29字的缺陷而分配替换用存储器单元405中的第2字的功能。
接着，描述在由地址信号指定第29字后对第31位的写入失败的情形(4)。注意，图7是接收到地址信号时的存储器映射。
在图7中，(i)当读出冗余功能用存储器单元402时，将数据存储在第0位、第1位和第2位中。因此，判断的结果是校正缺陷的数目为3，并且将该判断结果保持在寄存器中。
接着，(ii)当读出作为冗余判断用存储器单元403的相应位地址的第29位时，将数据存储在第2字中。因此，判断结果是分配替换用存储器单元405的第2字以校正第29字中的缺陷，并将该判断结果保持在寄存器中。
接着，(iii)当读出作为访问禁止存储器单元404的相应位地址的第29位时，不对数据进行存储。因此，判断的结果是对主存储器单元401的第29字的访问(写入和读出)可行，并将该判断结果保持在寄存器中。
最后，(iv)当读出替换用存储器单元405的第2字中的防止附加写入用存储器单元406时，不存储数据。因此，判断结果是对替换用存储器单元405的第2字的写入操作可行，并将该判断结果保持在寄存器中。
根据上述判断结果，确定将地址信号传送至替换用存储器单元405的第2字以写入数据。之后，执行数据写入(参见图8中的替换用存储器单元405)。
当在写入数据后立即从存储器单元读出数据并执行读出数据和预期值之间的比较时，由于在第31位写入失败，因此比较结果表示该数据与预期值不匹配。
因此，数据被存储在冗余功能用存储器单元402中的第3位以及作为冗余判断用存储器单元403中的第3字的对应位地址的第29位中(参见图8中的冗余功能用存储器单元402和冗余判断用存储器单元403)。注意，该数据具有为校正第29字的缺陷而分配替换用存储器单元405中的第3字的功能。
接着，描述在由地址信号指定第1字后对第0位写入失败的情形(5)。注意图8是接收到地址信号时的存储器映射。
在图8中，(i)当读出冗余功能用存储器单元402时，将数据存储在第0位、第1位、第2位和第3位中。因此，判断的结果是校正缺陷的数目为4，并且将该判断结果保持在寄存器中。
接着，(ii)当读出作为冗余判断用存储器单元403相应位地址的第1位时，不对数据进行存储。因此，判断结果是不对主存储器单元401的第1字执行缺陷校正，并将该判断结果保持在寄存器中。
接着，(iii)当读出作为访问禁止存储器单元404的相应位地址的第1位时，不对数据进行存储。因此，判断的结果是对主存储器单元401的第1字的访问(写入和读出)可行，并将该判断结果保持在寄存器中。
最后，(iv)当读出主存储器单元401的第1字中的防止附加写入用存储器单元406时，不对数据进行存储。因此，判断结果是可对主存储器单元401内的第1字执行写入操作，并将该判断结果保持在寄存器中。
根据(i)-(iv)的判断结果，确定将地址信号传送至主存储器单元401的第1字以写入数据。之后，执行数据写入(参见图9中的主存储器单元401)。
当在写入数据后立即从存储器单元读出数据并执行读出数据和预期值之间的比较时，由于在第0位写入失败，因此比较结果表示该数据与预期值不匹配。
由于冗余功能用存储器单元402的第0位、第1位、第2位和第3位已完全使用，因此无法再对缺陷作校正。在这种情形下，将数据存储在作为访问禁止存储器单元404的相应位地址的第1位中(参见图9中的访问禁止存储器单元404)。因此，之后禁止对主存储器单元中的第1字的访问(写入和读出)。
接着，描述地址信号指定第1字的情形(6)。注意图9是接收到地址信号时的存储器映射。
在图9中，(i)、(ii)和(iv)的判断结果与前述情形(5)相同。由于只有(iii)的判断结果不同于情形(5)的判断结果，因此下面对(iii)的判断结果进行描述。
(iii)当读出作为访问禁止存储器单元404相应位地址的第1位时，对数据进行存储。因此，判断的结果是对第1字的访问(写入和读出)禁止，并将该判断结果保持在寄存器中。
根据(i)-(iv)的判断结果，由于对第1字的访问(写入和读出)被禁止，因此不执行数据写入并结束操作。
接着，描述地址信号指定第3字和写入正常结束的情形(7)。注意图9是接收到地址信号时的存储器映射。
在图9中，(i)当读出冗余功能用存储器单元402时，将数据存储在第0位、第1位、第2位和第3位中。因此，判断的结果是校正缺陷的数目为4，并且将该判断结果保持在寄存器中。
接着，(ii)当读出作为冗余判断用存储器单元403相应位地址的第3位时，将数据存储在第1字中。因此，判断结果是分配替换用存储器单元405的第1字以校正第3字中的缺陷，并将判断结果保持在寄存器中。
接着，(iii)当读出作为访问禁止存储器单元404相应位地址的第3位时，不对数据进行存储。因此，判断的结果是对主存储器单元401的第3字的访问(写入和读出)可行，并将该判断结果保持在寄存器中。
最后，(iv)当读出替换用存储器单元405的第1字中的防止附加写入用存储器单元406时，不存储数据。因此，判断结果是对替换用存储器单元405的第1字可执行写入操作，并将该判断结果保持在寄存器中。
根据(i)-(iv)的判断结果，确定将地址信号传送至替换用存储器单元405的第1字以写入数据。之后，执行数据写入(参见图10中的替换用存储器单元405)。
当在写入数据后立即从存储器单元读出数据并执行读出数据和预期值之间的比较时，由于写入成功，因此比较结果表示该数据与预期值匹配。
因此，数据被存储在替换用存储器单元405的第1字中的防止附加写入用存储器单元406，该第1字是写入成功的字地址(参见图10中的防止附加写入406用存储器单元)。
接着，对地址信号指定第3字的情形(8)作出描述。注意图10是接收到地址信号时的存储器映射。
在图10中，(i)、(ii)和(iii)的判断结果与前述情形(7)相同。由于只有(iv)的判断结果不同于情形(7)的判断结果，因此下面对(iv)的判断结果进行描述。
(iv)当读出替换用存储器单元405的第1字中的防止附加写入用存储器单元406时，存储数据。因此，判断结果是对替换用存储器单元405的第1字无法执行写入操作，并将该判断结果保持在寄存器中。
根据(i)-(iv)的判断结果，由于对替换用存储器单元405的第1字施加防止附加写入的功能，因此不执行数据写入并且操作结束。
实施例2
在该实施例中，对半导体存储器件中的存储器单元写入数据的方法示例进行描述。
在该半导体存储器件中，当将数据写至存储器单元时，交替执行操作A、操作B和操作C最多4次：操作A：在预定时间段(例如75.5μs)期间写入数据；操作B：在预定时间段(例如18.9μs)期间读出数据；以及操作C：比较写入的数据和读出的数据。注意在下文中，按照操作C的数据比较被称为“校验功能”，而一系列操作A、B和C被称为“校验写入”。
当对一个存储器单元重复4次校验写入时，如果校验功能的结果彼此不匹配，则结果不匹配的数据α被保持在电路中作为信息，此后过程进至下一个存储器单元。另一方面，如果校验功能的结果彼此对应，则过程在那个时候进至下一存储器单元。
如果数据α保持在电路中，即如果当对最末存储器单元的校验写入结束时写入失败，则将数据存储在冗余功能用存储器单元和冗余判断用存储器单元中以校正缺陷。另一方面，如果数据α不保留在电路中，即如果当对最末存储器单元的校验写入结束时写入正常结束，则将数据存储在防止附加写入用存储器单元中以防止附加写入。
对存储器单元写入数据的时间可通过校验写入而缩短。
另外，校验写入对于仅能写入一次的存储器单元非常有效，因为需要以非常高的精确度控制写入后的状态。
本实施例能自由地与任何其它实施例结合。
实施例3
在本实施例中，参照图11对能够无线通信的半导体器件的结构示例进行了描述。这里，图11是示出能无线通信的半导体器件900的电路框图。如图11所示，半导体器件900包括存储器电路901、数字电路902、模拟电路903以及天线电路904。
天线电路904接收从读出器/写入器910发出的无线电波(电磁波)并将此时获得的信号输入至模拟电路903。模拟电路903解调信号并将经解调的信号输入至数字电路902。存储器电路901响应来自数字电路902的输出执行数据的写入和读出。
通过将根据本发明的半导体存储器件应用于存储器电路901，可提供能快速运作的高度可靠的半导体器件。
由于半导体器件具有响应从外部接收的读取请求将存储在存储器电路901中的电子信息传送至外部的功能，因此该半导体器件可应用于宽泛范围的应用场合中。例如，存储电子信息的半导体器件可纳入到记录印刷信息的非电子记录介质中。
本实施例能自由地与任何其它实施例结合。
示例1
在本例中，参照图12和图13对半导体存储器件的掩模布置的示例进行说明。
图12示出根据本发明的半导体存储器件的掩模布置。图12中示出存储器单元阵列100和存储器单元阵列100周围的读出驱动器101。
存储器单元阵列100包括主存储器单元110和备用存储器。注意，备用存储器单元设有用于冗余功能用存储器单元111、冗余判断用存储器单元112以及替换用存储器单元113。
图13示出图12中的备用存储器中的存储器单元的电路图。
读出电路601针对每条位线603设置并从OUTPUT(输出)输出对应于由字线604选择的存储器单元602的元件电阻的输出。OUTPUT仅选择来自每个读出电路601中设置的时钟控制逆变器选择的位线603的输出。
OUTPUT的输出是由节点612的电压确定的，该电压是由X和Y的比值确定的，其中X是存储器单元602中的元件电阻和选择TFT 613的电阻，而Y是读出电路601中的比较TFT 610和地址TFT 611的电阻。
因此，需要确定所选TFT 613的电阻和比较TFT 610的电阻以使处于短路状态的电阻X＜电阻Y＜处于断开状态的电阻X。注意，由于地址TFT比比较TFT 610具有小得多的电阻，因此地址TFT几乎可以忽略。
另外，存储器单元602设有辅助电容器614。当将数据写至元件615时，辅助电容器614蓄积通过选择TFT 613的电荷，当元件615处于短路时提供电荷，并补偿写入用电功率。
本申请基于2008年9月30日向日本专利局提交的日本专利申请S/N.2008-254100，该申请的全部内容通过引用结合于此。

Claims (15)

1.一种半导体存储器件，包括：
控制电路；
读出驱动器；
第一存储器单元阵列，所述第一存储器单元阵列包括能写入和读出的存储器单元；以及
第二存储器单元阵列，所述第二存储器单元阵列包括：
第一区，所述第一区包括配置成存储校正写入缺陷的次数的第一冗余存储器单元；
第二区，所述第二区包括配置成存储带缺陷存储器单元的地址的第二冗余存储器单元；
第三区，所述第三区包括第三冗余存储器单元，该第三冗余存储器单元配置成存储所述第一存储器单元阵列的字的访问禁止地址；以及
第四区，所述第四区包括配置成替换所述带缺陷存储器单元的第四冗余存储器单元，
其中，在所述第二区的位中的第二冗余存储器单元之一中存储数据，所述位对应于包括所述带缺陷存储器单元的字。
2.如权利要求1所述的半导体存储器件，其特征在于，还包括用于防止在所述第一存储器单元阵列的字和所述第四区的字中附加写入的存储器单元。
3.如权利要求2所述的半导体存储器件，其特征在于，所述存储器单元包括配置成甚至在断电时也能保留存储的数据的非易失性存储器。
4.如权利要求1所述的半导体存储器件，其特征在于，所述第三区的位地址对应于所述第一存储器单元阵列的字地址。
5.如权利要求1所述的半导体存储器件，其特征在于，所述半导体存储器件是从由DRAM、SRAM、掩模ROM、PROM、EPROM、EEPROM和闪存构成的组中选取的。
6.如权利要求1所述的半导体存储器件，其特征在于，所述半导体存储器件纳入在能够无线通信的半导体器件中。
7.如权利要求1所述的半导体存储器件，其特征在于，所述第四区的字数对应于所述第一区的位数。
8.一种半导体存储器件，包括：
冗余控制电路；
读出驱动器；
第一存储器单元阵列，所述第一存储器单元阵列包括能写入和读出的存储器单元；以及
第二存储器单元阵列，所述第二存储器单元阵列包括：
第一区，所述第一区包括配置成存储校正写入缺陷的次数的第一冗余存储器单元；
第二区，所述第二区包括配置成存储带缺陷存储器单元的地址的第二冗余存储器单元；
第三区，所述第三区包括第三冗余存储器单元，该第三冗余存储器单元配置成存储所述第一存储器单元阵列的字的访问禁止地址；以及
第四区，所述第四区包括配置成替换所述带缺陷存储器单元的第四冗余存储器单元，
其中所述冗余控制电路和所述读出驱动器设置在所述半导体存储器件的外围，
其中在所述第二区的位中的第二冗余存储器单元之一中存储数据，所述位对应于包括所述带缺陷存储器单元的字，且
其中包括所述第二区的位的字对应于所述第一区的位。
9.如权利要求8所述的半导体存储器件，其特征在于，还包括用于防止在所述第一存储器单元阵列的字和所述第四区的字中附加写入的存储器单元。
10.如权利要求9所述的半导体存储器件，其特征在于，所述存储器单元包括配置成甚至在断电时也能保留存储的数据的非易失性存储器。
11.如权利要求8所述的半导体存储器件，其特征在于，当所述第一冗余存储器单元中的每一个都存储数据时，在所述访问禁止地址中存储数据。
12.如权利要求8所述的半导体存储器件，其特征在于，所述半导体存储器件是从由DRAM、SRAM、掩模ROM、PROM、EPROM、EEPROM和闪存构成的组中选取的。
13.如权利要求8所述的半导体存储器件，其特征在于，所述半导体存储器件纳入在能够无线通信的半导体器件中。
14.如权利要求6或13所述的半导体存储器件，其特征在于，所述能够无线通信的半导体器件是RFID。
15.如权利要求8所述的半导体存储器件，其特征在于，所述第四区对应于所述第一区的位的字被配置为读取，以替换包括所述带缺陷存储器单元的字。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446280B (zh) * 2010-09-30 2016-03-23 西门子公司 一种验证数据的方法、装置及系统
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
CN103777907A (zh) * 2014-02-25 2014-05-07 四川长虹空调有限公司 自动获取eeprom存储容量的方法
JP2015219938A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
US9449720B1 (en) * 2015-11-17 2016-09-20 Macronix International Co., Ltd. Dynamic redundancy repair
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
CN107342108B (zh) * 2016-04-28 2020-12-25 中芯国际集成电路制造(上海)有限公司 电可编程熔丝系统及其测试方法
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
JP7112904B2 (ja) * 2018-07-20 2022-08-04 ラピスセミコンダクタ株式会社 半導体メモリのテスト方法
CN109614275B (zh) * 2018-12-12 2022-06-14 上海华力集成电路制造有限公司 冗余修正电路及应用其的冗余修正方法
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12165687B2 (en) 2021-12-29 2024-12-10 Micron Technology, Inc. Apparatuses and methods for row hammer counter mat
CN118038948A (zh) * 2022-11-02 2024-05-14 长鑫存储技术有限公司 存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1264127A (zh) * 1999-01-26 2000-08-23 日本电气株式会社 具有冗余存储电路的半导体存储器件
JP2006107583A (ja) * 2004-10-01 2006-04-20 Renesas Technology Corp 半導体記憶装置
US20070162786A1 (en) * 2006-01-06 2007-07-12 Shuma Stephen G Repair of memory hard failures during normal operation, using ecc and a hard fail identifier circuit
US7379331B2 (en) * 2005-04-12 2008-05-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory including redundant cell for replacing defective cell

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63239696A (ja) * 1987-03-27 1988-10-05 Toshiba Corp 冗長回路付メモリの試験装置
JP3301047B2 (ja) * 1993-09-16 2002-07-15 株式会社日立製作所 半導体メモリシステム
JP2914171B2 (ja) * 1994-04-25 1999-06-28 松下電器産業株式会社 半導体メモリ装置およびその駆動方法
JPH07334999A (ja) * 1994-06-07 1995-12-22 Hitachi Ltd 不揮発性半導体記憶装置及びデータプロセッサ
JPH087597A (ja) * 1994-06-24 1996-01-12 Toshiba Corp 不揮発性半導体記憶装置
DE69716233T2 (de) * 1996-08-16 2003-02-20 Tokyo Electron Device Ltd., Yokohama Halbleiterspeicheranordnung mit fehlerdetektion und -korrektur
JPH10107096A (ja) * 1996-09-26 1998-04-24 Toshiba Microelectron Corp 半導体試験装置、半導体試験方法及び半導体試験プログラムを記録した媒体
US5983374A (en) * 1996-09-26 1999-11-09 Kabushiki Kaisha Toshiba Semiconductor test system and method, and medium for recording test program therefor
US6035432A (en) * 1997-07-31 2000-03-07 Micron Electronics, Inc. System for remapping defective memory bit sets
JP2000057795A (ja) * 1998-08-07 2000-02-25 Toshiba Corp 不揮発性半導体メモリ
JP4316085B2 (ja) * 1999-12-28 2009-08-19 株式会社東芝 半導体集積回路装置及び集積回路システム
US6373758B1 (en) * 2001-02-23 2002-04-16 Hewlett-Packard Company System and method of operating a programmable column fail counter for redundancy allocation
US6711056B2 (en) * 2001-03-12 2004-03-23 Micron Technology, Inc. Memory with row redundancy
US6469932B2 (en) * 2001-03-12 2002-10-22 Micron Technology, Inc. Memory with row redundancy
US6865702B2 (en) * 2001-04-09 2005-03-08 Micron Technology, Inc. Synchronous flash memory with test code input
US7162668B2 (en) * 2001-04-19 2007-01-09 Micron Technology, Inc. Memory with element redundancy
DE10126599C2 (de) * 2001-05-31 2003-12-18 Infineon Technologies Ag Speicherbaustein, Verfahren zum Aktivieren einer Speicherzelle und Verfahren zum Reparieren einer defekten Speicherzelle
JP2006209900A (ja) * 2005-01-31 2006-08-10 Matsushita Electric Ind Co Ltd メモリ回路
JP2007058940A (ja) * 2005-08-22 2007-03-08 Sony Corp 記憶装置、ファイル記憶装置、およびコンピュータシステム
US7469368B2 (en) * 2005-11-29 2008-12-23 Broadcom Corporation Method and system for a non-volatile memory with multiple bits error correction and detection for improving production yield
JP4617405B2 (ja) * 2008-02-05 2011-01-26 富士通株式会社 不良メモリを検出する電子機器、不良メモリ検出方法およびそのためのプログラム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1264127A (zh) * 1999-01-26 2000-08-23 日本电气株式会社 具有冗余存储电路的半导体存储器件
JP2006107583A (ja) * 2004-10-01 2006-04-20 Renesas Technology Corp 半導体記憶装置
US7379331B2 (en) * 2005-04-12 2008-05-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory including redundant cell for replacing defective cell
US20070162786A1 (en) * 2006-01-06 2007-07-12 Shuma Stephen G Repair of memory hard failures during normal operation, using ecc and a hard fail identifier circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2006-107583A 2006.04.20 *

Also Published As

Publication number Publication date
JP5366734B2 (ja) 2013-12-11
WO2010038630A1 (en) 2010-04-08
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JP2010108585A (ja) 2010-05-13
TWI523024B (zh) 2016-02-21
TW201030761A (en) 2010-08-16
US20100080074A1 (en) 2010-04-01

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