CN102148163B

CN102148163B - 超结结构和超结半导体器件的制造方法

Info

Publication number: CN102148163B
Application number: CN2011100518799A
Authority: CN
Inventors: 罗小蓉; 姚国亮; 王元刚; 雷天飞; 葛瑞; 陈曦
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China; Dongguan University of Technology
Priority date: 2011-03-04
Filing date: 2011-03-04
Publication date: 2012-08-15
Anticipated expiration: 2031-03-04
Also published as: CN102148163A

Abstract

本发明公开了一种超结结构和超结半导体器件的制造方法，通过刻蚀沟槽、小倾角离子注入、填充绝缘介质以及平坦化，之后形成有源层和电极等工艺关键步骤形成新型半导体超结及超结器件。相对于现有技术，本发明具有以下优点：第一，避免采用多次外延、多次注入的方式形成超结；第二、可以确保槽栅底部与体区下界面平齐或略低，从而提高器件耐压，并降低栅-源和栅-漏电容；第三，由于沟槽的深度降低，小角度注入的工艺难度降低，工艺容差增加，且拓展沟槽内介质的填充和平坦化更容易；第四、不需要复杂的掩模，避免了小角度注入对沟道区的影响；第五、避免拓展槽填充及平坦化、槽栅制作以及平坦化对已形成的体区、体接触区以及源区产生不利影响。

Description

超结结构和超结半导体器件的制造方法

技术领域

本发明涉及一种超结结构的制造方法和超结半导体器件的制造方法。

背景技术

功率MOSFET是多子导电型器件，具有输入阻抗高、频率高、导通电阻具有正温度系数等诸多优点。这些优点使其在功率电子领域得到了广泛应用，大大提高了电子系统的效率。

器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而，随着漂移区长度的增加和掺杂浓度的降低，导致器件的导通电阻()增加，开态功耗增大，器件导通电阻R _on与击穿电压BV存在如下关系：即

Figure 2011100518799100002DEST_PATH_IMAGE001

。

随着制造工艺的进步，硅片上元胞密度做越来越大，常规的平面栅VDMOS的比导通电阻下降受JFET（Junction field effect transistor）效应的限制已经达到极限。由于UMOS（U-type trench MOS，U型沟槽MOS）具有无JFET效应及高沟道密度的优势，随着工艺的进步，其比导通电阻可以做的很小。但即使采用的UMOS结构，当在高压大电流应用时，由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。

1988年飞利浦美国公司的D. J. Coe申请美国专利 US4754310（发明名称：High voltage semiconductor device【高压半导体器件】)第一次提出在横向高压MOSFET(LDMOSFET)结构中采用交替的P区和N区作为耐压区，以代替传统功率器件中单一导电类型（N型或P型）的低掺杂的漂移区作为耐压层的方法。

在美国专利US patent 521627, 1993, semiconductor power devices with alternation conductivity type high-voltage breakdown regions【具有交替导电类型高耐压区的半导体功率器件】，提出在纵向功率器件(尤其是纵向MOSFET)中采用交替的P柱区和N柱区作为漂移层的思想，并称其为“复合缓冲层”。

1997年Tatsuhiko等人（theory of semiconductorsup

erjunction devices, Japanese Journal of Applied Physics,1997，【半导体超结器件理论，日本应用物理学报】）提出了“超结理论”。此后“超结”(superjunction, SJ)这一概念被众多器件研究者所引用。

将超结引入功率VDMOS，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDMOS,其工艺实现的难度较大。常规“超结”结构是采用多次外延、多次注入工艺形成外延层200X（X代表外延或者离子注入的序数）和离子注入区域300X，如图1（a）；然后经过退火工艺形成第一导电类型的半导体漂移区2'和第二导电类型的半导体漂移区3'，见图1（b）所示。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越深，因而制作深P柱区和N柱区外延和注入的次数很多，工艺难度很大，成本高；其次，采用多次注入、多次外延以及退火形成纵向的交替的P型和N型柱区，难以形成高浓度且窄条度的P型或N型柱区，因而限制了器件导通电阻的进一步降低；再次，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱区和N柱区的宽度和浓度，否则导致器件电学性能退化；最后，器件的体二极管反向恢复变硬等，而且在大电流应用时候会有可靠性下降以及由于横向PN结耗尽层扩大造成的导通电阻下降等问题。

在美国专利US7,230,310B2，（发明名称：superjunction voltage sustaining layer with alternating semiconductor and high-K dielectric regions，【具有交替的半导体区和高K介质区的超结耐压层】中提出，利用绝缘介质来提高器件的性能的思想。这种结构可避免常规的超结p柱和n柱相互扩散的问题，而且在大电流时扩大器件的安全工作区，降低器件的导通电阻。但专利中的器件结构如果基于多次外延、多次注入工艺得到，则工艺难度较大，工艺成本高，而且P柱区和N柱区不能做很窄（比导通不能很小），且由于此专利中需要独立刻槽来形成绝缘介质填充槽，这势必会增加工艺的复杂度。另一方面，美国专利US7,230,310B2，（method of manufacturing semiconductor device having composite buffer layer, 【具有复合缓冲层的半导体器件的制造方法2007】）中采用刻槽并键合的方式形成超结结构，但工艺难度较大。

文献（Yoshiyuki Hattori, Takashi Suzuki, Masato Kodama, Eiko Hayashii, and Tsutomu Uesugi，Shallow angle implantation for extended trench gate power MOSFETs with super junction structure【在具有延伸槽栅的超结功率MOSFET中的小倾角注入】，ISPSD,2001）提出了一种采用小倾角注入离子形成的槽栅超结VDMOS结构，在一定程度上降低了工艺成本；且由于这种工艺的特点，P柱区或N柱区可以做得很窄，在要求低功耗功率电子领域具有很好的应用前景。但是这种工艺中注入离子穿透槽侧壁的氧化层，故需要精确控制氧化层的厚度，工艺难度大，对工艺比较敏感，耐压也做不高；

中国专利 CN 101267000A，（王彩琳，孙军，氧化物填充的拓展沟槽栅超结MOSFET及其制造方法）和学位论文（孙军，【SJ MOSFET 特性分析与设计】2008）中提出了具有拓展沟槽的超结UMOS，器件结构如图2所示。该结构在槽栅之下有拓展槽内，拓展槽内填充二氧化硅，并利用小倾角离子注入的方式在拓展槽两侧形成超结结构，拓展槽两侧的超结结构相对于拓展槽对称。但此结构拓展沟槽中填充的是二氧化硅，虽然在很大程度上提高了器件的动态性能，但是器件的导通损耗并没有很大的改善，而且此结构的耐压对漂移区的电荷非平衡效应还是很敏感。

中国专利 CN 101267000A，（王彩琳，孙军，氧化物填充的拓展沟槽栅超结MOSFET及其制造方法）和学位论文（孙军，【SJ MOSFET 特性分析与设计】2008）公开的制造方法按照以下关键步骤：（1）在衬底上外延生长形成第一导电类型的漂移区、外延或/和离子注入形成体区、离子注入形成体接触区以及源区；（2）刻蚀第一导电类型的漂移区直至衬底，形成第一沟槽；（3）利用小倾角离子注入将第一沟槽的两内侧壁形成窄且杂质浓度较高的第二导电类型半导体区域，从而在槽两侧形成超结。经以上工艺后形成如图3所示的剖面。（4）在第一沟槽内填充并平坦化二氧化硅；（5）刻蚀二氧化硅形成第二沟槽，在第二沟槽内制作槽栅。然而，在形成有源区（含体区、体接触区以及源区）后再进行小倾角离子注入、氧化物填充拓展沟槽以及槽栅形成的工艺工艺步骤具有以下主要缺点：（1）工艺上难以准确控制拓展沟槽内二氧化硅的高度。一方面，槽栅在纵向必须跨越体区（即拓展沟槽内氧化物的上表面不能高于体区的下表面）；另一方面，槽栅与漂移区交迭越长，栅-漏电容越大，且器件耐压随拓展沟槽内二氧化硅高度的减小而降低，故需准确控制拓展沟槽内二氧化硅的高度以确保器件电学性能；（2）器件耐压越高，拓展沟槽越深，注入难度越大，工艺容差越小；（3）为了确保小倾角注入的离子覆盖槽两侧壁有源层以下所有的区域，且不覆盖槽两侧壁的有源层，用于离子注入的掩模比较难做，增加了工艺复杂度。（4）拓展槽填充及平坦化、槽栅制作以及平坦化将影响已形成的体区、体接触区以及源区。

发明内容

为解决上述技术问题，本发明提出了一种超结结构和超结半导体器件的制造方法，相对于现有技术，一方面本发明，避免采用多次外延、多次注入的方式形成超结；第二、易于控制HK填充的高度，平坦化比较容易，从而提高器件耐压，并降低栅-源和栅-漏电容；第三，由于沟槽的深度降低，小角度注入的工艺难度降低，工艺容差增加；第四、不需要复杂的掩模，避免了小角度注入对沟道区的影响；第五、避免拓展槽填充及平坦化、槽栅制作以及平坦化对已形成的体区、体接触区以及源区产生负面影响。

本发明是通过采用下述技术方案实现的；

一种超结结构和超结半导体器件的制造方法，其特征在于包括如下关键步骤：

a、在半导体衬底上外延形成第一导电类型的半导体漂移区；

b、在所述第一导电类型的半导体漂移区上，沿所述的第一导电类型的半导体漂移区的顶部向所述半导体衬底刻蚀，直到半导体衬底，形成第一沟槽；

c、通过第一沟槽的两内侧壁，采用小倾角离子注入将第一沟槽两内侧壁变为与第一导电类型相反的第二导电类型的半导体漂移区；所述第一导电类型的半导体漂移区和第二导电类型的半导体漂移区形成超结，超结构成器件的漂移区；超结在第一沟槽两外侧对称分布；在注入过程中，第一导电类型的半导体漂移区顶部设置注入掩蔽层。

d、在所述第一沟槽中填充绝缘介质，使绝缘介质上表面高于漂移区；

e、对所述绝缘介质进行表面平坦化，使绝缘介质表面与两侧的半导体漂移区表面齐平，或低于半导体漂移区表面；

f、在所述半导体漂移区上外延生长形成体区，半导体体区的横向过生长使体区的边缘覆盖所述第一沟槽的内侧；

g、在所述第一沟槽上方的体区上，沿所述体区的顶部向绝缘介质刻蚀，直到完全露出绝缘介质，形成第二沟槽以定义槽栅的位置，第二沟槽横向宽度大于或等于第一沟槽中绝缘介质的横向宽度；

h、在所述第二沟槽及绝缘介质上面形成槽栅，槽栅的横向尺寸应该大于或等于绝缘介质的横向宽度；

i、在所述体区表面进行离子注入形成源区和体接触区；

最后进行半导体衬底减薄、电极制备以及表面钝化工艺，最后形成完整的器件。

在形成第一导电类型的半导体漂移区步骤之前，在所述半导体衬底上形成第二导电类型的半导体耐压层，其余步骤同a-i，从而形成半超结结构和半超结半导体器件。

所述步骤b中，刻蚀包括干法刻蚀和湿法刻蚀，干法刻蚀形成的第一沟槽呈U型，湿法刻蚀形成的第一沟槽呈梯形或V型。

所述步骤c中，小倾角离子注入是指离子注入的方向与所述有源区表面的法线方向夹角为0-30度，具体角度取决于拓展槽的深度和深宽比；槽越深、深宽比越大，注入角度越小，注入第二导电类型的杂质选择扩散系数小的杂质，便于控制第二导电类型的横向宽度、浓度及浓度分布。

d步骤之前，在半导体漂移区顶部设置掩蔽层，作为所述e步骤平坦化的终止层。

第一沟槽内的绝缘介质是二氧化硅，或者是介电常数远大于半导体漂移区的绝缘介质，或者是介电系数低于二氧化硅的绝缘介质，所述绝缘介质的临界击穿电场大于30V/μm。

在所述d步骤中，第一沟槽内绝缘介质的填充可以采用热生长或淀积的方式，淀积生长的介质不及热生长的介质致密，进行高温增密；第一沟槽内绝缘介质较厚，则采用多次淀积的方式填充。

所述e步骤中，首先采用化学机械平坦化，直到第一导电类型的半导体漂移区的顶部的掩蔽层；之后采用干法刻蚀拓展槽内介质，使绝缘介质表面与两侧的半导体漂移区表面齐平，或略低于半导体漂移区表面；

所述步骤h中，槽栅的形成方式为：利用热氧化方法，在有源区的侧壁形成栅极氧化层，然后利用化学气相沉积法在绝缘介质上填充多晶硅，由此形成槽栅。

本方法制备的器件应用在MOS控制的器件上。

第一导电类型的半导体漂移区的导电类型为P型或N型，第二导电类型的半导体漂移区的导电类型为N型或P型。

与现有技术相比，本发明所达到的有益效果如下：

1、采用本发明所述的a-i步骤，在形成有源区（含体区、体接触区以及源区）之前完成超结和拓展槽结构的制作，且超结结构是借助小倾角离子注入的方式形成。相对于多次外延、多次注入的方式形成超结、以及先形成有源区再制作拓展槽和槽栅的技术，本发明公开的制造方法有以下优点：第一，避免采用多次外延、多次注入的方式形成超结；第二、可以确保槽栅底部与体区下界面平齐或略低于，从而提高器件耐压，并降低栅-源和栅-漏电容；第三，由于沟槽的深度降低，小角度注入的工艺难度降低，工艺容差增加，且拓展沟槽内介质的填充和平坦化更容易；第四、不需要复杂的掩模，避免了小角度注入对沟道区的影响；第五、避免拓展槽填充及平坦化、槽栅制作以及平坦化对已形成的体区、体接触区以及源区产生不利影响。利用此工艺方法制造的国内功率器件由于其优越的性能和较简单的工艺，使得此器件结构在高压低功耗的功率电子领域有很好的应用前景。

2、采用本方法制造半超结的MOS控制纵向器件，只需在外延形成第一导电类型的半导体漂移区之前，在所述半导体衬底上形成第二导电类型的半导体耐压层，从而降低了刻槽深度以及其他工艺的难度，并耐压程度较高（耐压高于400V）。

3、本方法制备的器件应用在MOS控制的器件上，第一沟槽槽内的介质是微电子工艺中最常用、工艺最成熟的二氧化硅，与常规的超结VDMOS相比，可以增加器件的开关频率，改善动态特性；或者是介电常数远大于半导体漂移区的介质，这样增加漂移区浓度，降低导通电阻，并大大降低器件电学性能对超结结构电荷非平衡效应的敏感性；或者是介电系数低于二氧化硅的介质，可以增加器件的开关频率，改善动态特性。。

4、本方法制备的器件应用在MOS控制纵向器件上，能有效缓解耐压、导通电阻以及开关损耗之间的矛盾关系。

附图说明

下面将结合说明书附图和具体实施方式对本发明作进一步的详细说明，其中：

图1 是常规超结器件的制造示意图；其中图1（a）是多次外延、多次离子注入的示意图；图1（b）是多次外延、多次离子注入（图1（a））经过退火后形成的超结结构的示意图；

图2 是具有绝缘介质填充拓展槽的超结VDMOS结构示意图；

图3是先形成有源区、再进行小角度离子注入形成超结后剖面示意图；

图4a 是在半导体衬底上外延第一导电类型的半导体漂移区示意图；

图4b是刻蚀第一导电类型的半导体漂移区直至衬底形成第一沟槽的示意图；

图4c是穿过第一沟槽两侧壁进行小角度离子注入而形成超结的剖面示意图；

图4d是在第一沟槽中填充绝缘介质并平坦化示意图；

图4e是在漂移区上外延横向过生长形成体区的剖面示意图；

图4f是刻蚀体区直到露出绝缘介质以定义槽栅位置的剖面示意图；

图4g是槽栅形成后示意图；

图4h是注入源区、体接触区及电极形成之后的具有拓展槽的超结VDMOS结构示意图

图5a 是本发明工艺制造的IGBT结构示意图；

图5b 是本发明IGBT结构制造方法的一步关键工艺示意图；

图6a 是本发明工艺制造的P沟道超结VDMOS示意图；

图6b 是本发明P沟道超结VDMOS制造方法的一步关键工艺示意图；

图7a 是本发明工艺制造的半超结VDMOS结构示意图；

图7b 是本发明半超结VDMOS结构制造方法的一步关键工艺示意图；

图中标记：

1、半导体衬底；2、第一导电类型的半导体漂移区；3、第二导电类型的半导体漂移区；2'、常规工艺形成的第一导电类型的半导体漂移区；3'、常规工艺形成的第二导电类型的半导体漂移区；4、绝缘介质；4'、二氧化硅介质；5、体区；6、槽栅SiO2层；7、体接触区；8、金属电极材料；9、源区；10、厚SiO2层；11、多晶硅；12、半导体耐压层； 13、掩蔽层；101、P⁺半导体衬底。

具体实施方式

实施例1

作为本发明的一较佳实施方式，本发明公开了一种新型超结半导体器件结构（如图4h所示）的制造方法，其包括如下步骤：

a、通过外延生长，在半导体衬底1上形成p型的第一导电类型的半导体漂移区2，如图4a所示；

b、在所述第一导电类型的半导体漂移区2上，沿所述的第一导电类型的半导体漂移区的顶部向所述半导体衬底刻蚀，直到半导体衬底1，形成第一沟槽；如图4b所示。可以使用反应离子刻蚀等的干法刻蚀，也可以使用湿法刻蚀。使用干法刻蚀可准确控制沟槽的深宽比，形成的沟槽基本成U 型；使用湿法刻蚀所形成的沟槽可以是梯形或V型的。优先地，选择干法刻蚀以控制沟槽的形状和深宽比。

c、通过第一沟槽的两内侧壁，采用小角度离子注入将第一沟槽两内侧壁变为与第一导电类型相反的第二导电类型的半导体漂移区；所述第一导电类型的半导体漂移区和第二导电类型的半导体漂移形成超结结构，构成器件的漂移区，超结对称地分布在分布第一沟槽两外侧。

如图4c所示。将n型掺杂剂通过小倾角注入第一半导体层的两侧壁，将沟槽两侧壁第一导电类型的半导体层转变为n型半导体区3。因砷的固溶度大且扩散系数远小于氮和磷，因此，本发明的一个优选实施例注入n型杂质砷，便于形成窄n型半导体区3，且便于控制n型半导体区3的浓度分布。由于采用小角注入，半导体区3的宽度可以很窄。小倾角离子注入是指离子注入的方向与所述有源区表面的法线方向夹角为0-30度，具体角度取决于拓展槽的深度和深宽比；槽越深、深宽比越大，注入角度越小。可以通过调节小角注入的剂量、能量以及角度等参数来控制n型半导体区3的宽度和掺杂浓度。第一半导体层没有注入离子的部分即构成本发明的p型半导体区2。p型半导体区2和n型半导体漂移区3即形成半导体超结结构，作为器件的漂移区；

d、在所述第一沟槽中填充绝缘介质。填充绝缘介质之前，所述半导体漂移区的顶部淀积掩蔽层，作为e步骤平坦化的终止层；

e、绝缘介质平坦化。首先采用化学机械平坦化，直到第一导电类型的半导体漂移区的顶部的掩蔽层；之后采用干法刻蚀拓展槽内介质，使绝缘介质表面与两侧的半导体漂移区表面齐平，或略低于半导体漂移区表面，如图4d所示。至于绝缘介质的具体材料，本发明没有限制。所述绝缘介质的临界击穿电场优选地大于30V/μm。

f、在所述半导体漂移区上外延生长形成体区，半导体体区的横向过生长使体区的边缘覆盖所述第一沟槽的内侧。如图4e所示。可选地，采用离子注入方式调节体区的浓度；

g、在所述第一沟槽上方的体区，沿所述体区的顶部向绝缘介质刻蚀，直到完全露出绝缘介质，形成第二沟槽以定义槽栅的位置，第二沟槽横向宽度大于或等于第一沟槽中绝缘介质的横向宽度；如图4f所示。

h、利用热氧化方法，在有源区的侧壁形成栅极氧化层6，然后利用CVD（化学气相沉积）等技术在绝缘介质上填充多晶硅11并平坦化多晶硅，，由此形成栅极结构（槽栅结构）。槽栅结构的横向尺寸应该大于或绝缘介质的横向宽度。如图4g所示。

i、在体区表面进行离子注入形成源区和体接触区；体区、体接触区和源区共同形成有源区；最后进行半导体衬底1减薄、电极8制备以及在有源层上形成厚SiO2层10的工艺，形成完整的器件结构，器件结构如图4h所示。

所述a步骤中，在本实施例中半导体衬底1为第二导电类型。

在所述c步骤注入过程中，第一导电类型的半导体漂移区的顶部设置有掩蔽层13，以免离子注入第一导电类型的半导体漂移区。掩蔽层是光刻胶和/或介质。所述c步骤注入完毕，去除掩蔽层13光刻胶和/或介质。可选地，掩蔽层13中的介质可保留。

在所述d步骤中，第一沟槽内绝缘介质的填充可以采用热生长或淀积的方式，淀积生长的介质不及热生长的介质致密，可进行高温增密。第一沟槽内绝缘介质较厚，则采用多次淀积的方式填充。第一沟槽内的绝缘介质是微电子工艺中最常用、工艺最成熟的二氧化硅；或者是介电常数远大于半导体漂移区的介质，这样增加漂移区浓度，降低导通电阻，并大大降低器件电学性能对超结结构电荷非平衡效应的敏感性；或者是介电系数低于二氧化硅的介质，可以增加器件的开关频率，改善动态特性。所述绝缘介质的临界击穿电场大于30V/μm。

实施例2

实施例1中所述本发明的半导体器件的制造工艺，优选地应用在MOS控制纵向器件，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。应用在如图5a所示IGBT器件时。与实施例1不同的是其初始的半导体材料衬底1为P⁺半导体衬底101，其导电类型与第一导电类型的漂移区相同。其关键步骤如图5b所示。其余步骤与实施例1完全相同。

实施例3

实施例1中所述本发明的半导体器件的制造工艺，即可用于N沟道MOS控制纵向器件，也可以应用在P沟道MOS控制纵向器件。P沟道VDMOS如图6a所示。应用在制造P沟道MOS控制纵向器件时，其半导体衬底1、第一导电类型的半导体层2、小倾角注入形成的第二导电类型的半导体漂移区3、有源区5、体接触区7、源区9与N沟道MOS控制纵向器件相应区域的掺杂类型相反，其关键步骤如图6b所示。在实施例1中，制造N沟道VDMOS，小倾角注入N型杂质形成第二导电类型的半导体漂移区3；在本实施例中，制造P沟道VDMOS，小倾角注入P型杂质形成的第二导电类型的半导体漂移区3。

实施例4

实施例1中所述本发明的半导体器件的制造工艺，如果器件所需耐压较高，可以做成半超结结构，如图7a所示，即超结结构以及拓展沟槽的底部与N⁺衬底1（N沟道槽栅VDMOS的情形）之间有一层n^-半导体耐压层12，以降低刻槽深度及小倾角注入等工艺难度，并借助n^-层承受部分耐压，这更适合于耐压较高（耐压高于400V）。与实施例1工艺上相比较，只要在外延第一导电类型的半导体层之前外延一层低浓度的n-半导体耐压层即可，其他后续的关键步骤与实施例1相同，其关键步骤如图7b所示。

根据本发明方法的制作半导体器件制造工艺简单、成本低等优点。

所述本发明的半导体器件的制造工艺，优选地应用在MOS控制的器件纵向器件，如VDMOS和IGBT，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。

本发明的半导体器件的制造工艺，可以应用在N沟道或和P沟道器件。

Claims

1.一种超结半导体器件的制造方法，其特征在于包括如下步骤：

a、在半导体衬底上外延形成第一导电类型的半导体漂移区；

c、在所述第一导电类型的半导体漂移区顶部覆盖注入掩蔽层，通过第一沟槽的两内侧壁，采用小倾角离子注入将第一沟槽两内侧壁变为与第一导电类型相反的第二导电类型的半导体漂移区，小倾角离子注入是指离子注入的方向与有源区表面的法线方向夹角为0-30度；所述第一导电类型的半导体漂移区和第二导电类型的半导体漂移区形成超结，超结构成器件的漂移区；超结在第一沟槽两外侧对称分布；

h、在所述第二沟槽及绝缘介质上面形成槽栅，槽栅的横向尺寸大于或等于绝缘介质的横向宽度；

i、在所述体区表面进行离子注入形成源区和体接触区；最后进行半导体衬底减薄、电极制备以及表面钝化工艺，形成完整的器件。

2.根据权利要求1所述的超结半导体器件的制造方法，其特征在于：所述f步骤中，在形成体区后，采用离子注入方法调节体区的浓度。

3.根据权利要求1所述的超结半导体器件的制造方法，其特征在于：所述步骤b中，刻蚀包括干法刻蚀或湿法刻蚀，干法刻蚀形成的第一沟槽呈U型，湿法刻蚀形成的第一沟槽呈梯形或V型。

4.根据权利要求1所述的超结半导体器件的制造方法，其特征在于：第一沟槽内的绝缘介质是二氧化硅。

5.根据权利要求1所述的超结半导体器件的制造方法，其特征在于：所述d步骤之前，在第一导电类型的半导体漂移区的顶部设置有掩蔽层，作为e步骤平坦化的终止层。

6.根据权利要求1所述的超结半导体器件的制造方法，其特征在于：所述e步骤中，首先采用化学机械平坦化，直到第一导电类型的半导体漂移区的顶部的掩蔽层；之后采用干法刻蚀拓展槽内介质，使绝缘介质表面与两侧的半导体漂移区表面齐平，或低于半导体漂移区表面。

7.根据权利要求1所述的超结半导体器件的制造方法，其特征在于：本方法制备的器件应用在MOS控制的器件上。

8.根据权利要求1所述的超结半导体器件的制造方法，其特征在于：第一导电类型的半导体漂移区的导电类型为P型或N型，第二导电类型的半导体漂移区的导电类型为N型或P型。