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CN102124567A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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CN102124567A CN2009801319346A CN200980131934A CN102124567A CN 102124567 A CN102124567 A CN 102124567A CN 2009801319346 A CN2009801319346 A CN 2009801319346A CN 200980131934 A CN200980131934 A CN 200980131934A CN 102124567 A CN102124567 A CN 102124567A
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semiconductor
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Abstract

本发明提供具备表面平坦性优、与半导体基体的界面中的组成的均一性优、且可与肖特基接合层获得足够高粘合性的欧姆接合层的半导体装置。这样的半导体装置，具备：n型SiC半导体基体(1)；与SiC半导体基体(1)的一个主表面(1b)欧姆接触的阴极电极(5)；包括在SiC半导体基体(1)的另一个主表面(1a)形成的p型SiC的第一半导体区域(6a)；包括在另一个主表面(1a)形成的n型SiC的第二半导体区域(6b)；与第一半导体区域(1a)欧姆接触的欧姆接合层(7)；以及与第二半导体区域(6b)肖特基接触的肖特基接合层(8)；其中，欧姆接合层(7)的表面的均方根粗糙度为20nm以下。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法，具体地说，涉及欧姆接合层的表面平坦性优的半导体装置及其制造方法。
本申请主张根据2008年8月21日在日本申请的特愿2008-212915号的优先权，其内容在此引用。
背景技术
以前，SiC肖特基势垒二极管在顺方向流过浪涌电流时，即使比较低的浪涌电流也导致元件破坏。为了解决该问题，提出了在SiC半导体元件的一个表面并列配置n型区域和p型区域，在大电流导通时从p型区域进行少数载流子即空穴的注入的元件构造(例如，参照非专利文献1)。采用这样的元件构造的场合，可提高浪涌耐量。
这样的元件构造称为MPS(Merged p-i-n Schottky)构造。MPS构造中，在半导体元件的一个表面，肖特基二极管和pn型二极管交替配置。从而，在半导体元件的一个表面上，必须设置包括与n型半导体区域良好地肖特基接合且与p型半导体区域良好地欧姆接合的接合材料的接合层。
由同一材料同时形成与n型半导体区域肖特基接合的接合层和与p型半导体区域欧姆接合的接合层的场合，与这些由不同材料分别形成的场合相比，可简化制造步骤，因此是优选的。
作为这样的接合层中采用的接合材料，已知有NiAl合金(例如，参照专利文献1)。但是，作为接合层采用包括NiAl合金的接合层的场合，难以形成肖特基接合的均质接合层。这认为是基于以下的理由。
例如，在作为半导体基体采用包括SiC的半导体基体，在半导体基体的n型半导体区域上形成包括肖特基接合的NiAl合金的接合层时，通常，在n型半导体区域上形成成为NiAl合金的金属层，通过高温合金化而形成。这样形成接合层时，在构成n型半导体区域的SiC和构成接合层的NiAl合金的界面中，有NiAl合金所包含的Ni和Al的组成容易变得不均一，在肖特基接合的接合层内产生势垒高度的不均一区域的情况。因而，若对这样的方法制造的肖特基势垒二极管施加逆方向电压，则有在肖特基势垒低的区域观察到泄漏电流的增大，而无法获得足够电气特性的情况。
为了解决肖特基接合的合金和n型半导体区域的界面中的合金组成的不均一导致的问题，作为肖特基接合的接合层，优选采用单一元素的金属。但是，现在为止，没有发现可与n型半导体区域良好肖特基接合，且与P型半导体区域良好欧姆接合的单一元素的金属。
从而，为了形成与n型半导体区域良好肖特基接合，且与p型半导体区域良好欧姆接合的接合层，考虑用不同的材料形成与n型半导体区域良好肖特基接合的肖特基接合层和与p型半导体区域良好欧姆接合的欧姆接合层。
例如，作为相对于p型SiC半导体基体的欧姆电极，有将Ti和Al顺序成膜并热处理而获得的物质(例如，参照专利文献2)。另外，专利文献2也记载了包含镍、硅、碳和铝的欧姆电极构造。
专利文献1：日本特表2003-510817号公报
专利文献2：日本特开2003-86534号公报
非专利文献1：Analysis of a High-Voltage Merged p-i-n/Schottky(MPS)Rectifier：IEEE Electron Device Letters，VoI.Edl8；No.9，September 1987：p407-409
发明内容
但是，在p型半导体区域上形成包含Al的合金金属层，高温合金化而获得的欧姆接合层中，由于进行合金化，若达到约660℃，则熔点低的铝熔化而凝聚，因此存在表面产生凹凸而表面粗糙的问题。在表面具有凹凸的欧姆接合层，与包括SiC的半导体基体的界面中，欧姆接合层所包含的合金的组成变得不均一，从而导致电气特性的劣化。
另外，以大电流使用MPS构造的SiC肖特基二极管的场合，欧姆接合层与肖特基接合层的界面中要求低阻抗值、稳定性，并且要求与其上层叠的肖特基接合层具有高粘合性。但是，表面粗糙的欧姆接合层与其上层叠的肖特基接合层之间容易产生空隙，因此，存在无法获得与肖特基接合层足够高的粘合性的情况。
本发明鉴于上述问题而提出，目的是提供具备表面平坦性优、与半导体基体的界面中的组成的均一性优、且可与肖特基接合层获得足够高粘合性的欧姆接合层的半导体装置。
另外，本发明的目的是提供表面平坦性优的本发明的半导体装置的制造方法。
为了达成上述的目的，本发明采用以下的构成。
(1)一种半导体装置，其特征在于，具备：
n型SiC半导体基体；阴极电极，其与上述SiC半导体基体的一个主表面欧姆接触；第一半导体区域，其在上述SiC半导体基体的另一个主表面形成且包括p型SiC；第二半导体区域，其在上述另一个主表面形成且包括n型SiC；欧姆接合层，其与上述第一半导体区域欧姆接触；以及肖特基接合层，其与上述第二半导体区域肖特基接触；其中，上述欧姆接合层的表面的均方根粗糙度为20nm以下。
(2)根据(1)所述的半导体装置，其特征在于，
上述欧姆接合层的表面的均方根粗糙度为10nm以下。
(3)根据(1)或(2)所述的半导体装置，其特征在于，
上述阴极电极包括以镍为主成分的金属。
(4)根据(1)～(3)的任一项所述的半导体装置，其特征在于，
上述肖特基接合层包括以钼为主成分的金属。
(5)根据(1)～(4)的任一项所述的半导体装置，其特征在于，
上述欧姆接合层包括含有铝和钛的合金。
(6)根据(5)所述的半导体装置，其特征在于，
上述合金按重量组成比包含40重量％以上且小于60重量％的铝。
(7)根据(6)所述的半导体装置，其特征在于，
上述合金按重量组成比包含45重量％以上且小于55重量％的铝。
(8)一种半导体装置的制造方法，其特征在于，具备以下步骤：形成n型SiC半导体基体的步骤，上述n型SiC半导体基体具备一个主表面和另一个主表面且在上述另一个主表面设置有包括p型SiC的第一半导体区域和包括n型SiC的第二半导体区域；在上述一个主表面上形成第1金属层的步骤；通过使上述第1金属层合金化而形成与上述一个主表面欧姆接触的阴极电极的步骤；在上述第一半导体区域上形成第2金属层的步骤，上述第2金属层包含铝层和钛层且上述铝层按重量组成比为40重量％以上且小于60重量％；通过使上述第2金属层合金化而形成与上述第一半导体区域欧姆接合的欧姆接合层的步骤；在上述第二半导体区域上形成第3金属层的步骤；以及通过在比使上述第2金属层合金化的温度低的温度下使上述第3金属层合金化而形成与上述第二半导体区域肖特基接合的肖特基接合层的步骤。
(9)根据(8)所述的半导体装置的制造方法，其特征在于，
同时进行使上述第1金属层合金化的步骤和使上述第2金属层合金化的步骤。
(10)根据(8)或(9)所述的半导体装置的制造方法，其特征在于，
上述第2金属层的合金化在900℃以上且小于1000℃的温度下进行。
(11)根据(8)～(10)的任一项所述的半导体装置的制造方法，其特征在于，
上述第2金属层按重量组成比包含45重量％以上且小于55重量％的铝。
(12)根据(8)～(11)的任一项所述的半导体装置的制造方法，其特征在于，
上述阴极电极由以镍为主成分的金属形成。
(13)根据(8)～(12)的任一项所述的半导体装置的制造方法，其特征在于，
上述肖特基接合层由以钼为主成分的金属形成。
本发明的半导体装置由于具备均方根粗糙度20nm以下的表面平坦性优的欧姆接合层，因此，欧姆接合层和第一半导体区域的界面中的组成的均一性优，可以与第一半导体区域进行良好欧姆接合，并且，欧姆接合层和肖特基接合层可获得足够高的粘合性，具有逆方向的泄漏电流低而顺方向的浪涌耐量大的优良电气特性。
另外，本发明的半导体装置的制造方法包含：在第一半导体区域上形成包含铝层和钛层且铝层按重量组成比为40重量％以上且小于60重量％的第2金属层的步骤；使第2金属层合金化而形成欧姆接合层的步骤；在第二半导体区域上形成第3金属层，以比使第2金属层合金化的温度低的温度合金化而形成肖特基接合层的步骤，因此，可防止因合金化而使第2金属层所包含的铝熔融而凝聚。因而，根据本发明的半导体装置的制造方法，可实现具备与第一半导体区域良好欧姆接合、均方根粗糙度为20nm以下的表面平坦性优、且与肖特基接合层具有足够高粘合性的欧姆接合层的半导体装置。
附图说明
图1是本发明的半导体装置的一例的肖特基势垒二极管的纵截面图。
图2A是说明图1所示肖特基势垒二极管的制造方法的步骤图。
图2B是说明图1所示肖特基势垒二极管的制造方法的步骤图。
图2C是说明图1所示肖特基势垒二极管的制造方法的步骤图。
图3A是肖特基势垒二极管的欧姆接合层的电子显微镜照片，为实施例。
图3B是肖特基势垒二极管的欧姆接合层的电子显微镜照片，为比较例。
具体实施方式
以下，参照附图详细说明本发明。另外，以下的说明中，参照的附图图示的各部的大小、厚度、尺寸等可能与实际的半导体装置的尺寸关系不同。
「半导体装置」
图1是本发明的半导体装置的一例的肖特基势垒二极管的纵截面图。图1所示肖特基势垒二极管具备SiC半导体基体1、阴极电极5、欧姆接合层7和肖特基接合层8。
图1所示SiC半导体基体1为n型，具备n+型SiC层2和n-型SiC层3。n+型SiC层2包括低阻抗的n+型4H-SiC单结晶基板。n+型SiC层2的杂质浓度优选为2×1018cm-3左右。另外，n+型SiC层2的厚度优选为350μm左右。
n-型3iC层3包括在n+型SiC层2上形成的n-型外延层。n-型SiC层3的杂质浓度优选为1×1016cm-3左右。另外，n-型SiC层3的厚度优选为8μm左右。
在SiC半导体基体1的n-型SiC层3侧的表面(另一个主表面)即顶面1a，具备：包括p+型SiC的多个第一半导体区域6a；包括p+型SiC的保护环4；在第一半导体区域6a间及第一半导体区域6a和保护环4之间配置的包括n-型SiC层3的表面的第二半导体区域6b。
第一半导体区域6a是通过离子注入铝而形成的p+型SiC。如图1所示，第一半导体区域6a可以在n-型SiC层3侧的表面(顶面1a)设置多处，也可以仅仅设置一处。另外，第一半导体区域6a的平面形状没有特别限定，例如，可以是线状、岛状、网目状等的形状。
保护环4在SiC半导体基体1的n-型SiC层3侧的表面(另一个主表面)上以包围第一半导体区域6a的方式环状配置，平面上看形成为跨过肖特基接合层8的周缘部。保护环4用于缓和肖特基接合层8的周缘部中的电场集中。保护环4与第一半导体区域6a同样，是通过离子注入铝而形成的P+型SiC。
保护环4和第一半导体区域6a中，构成p+型SiC的铝离子的浓度和离子注入铝的深度可以相同，也可以不同。具体地，例如，构成第一半导体区域6a及保护环4的p+型SiC的铝离子的离子注入量可以为1×1015cm-2左右，离子注入铝的深度可以为300nm左右。
欧姆接合层7是与构成第一半导体区域6a的p+型SiC欧姆接触的电极。欧姆接合层7可以仅仅与第一半导体区域6a的一部分欧姆接触，也可以与第一半导体区域6a的全部欧姆接触。
欧姆接合层7的厚度优选为100nm～200nm的范围，最好在160nm左右。
欧姆接合层7的均方根粗糙度优选设为20nm以下，最好设为10nm以下。
另外，欧姆接合层7包括包含铝和钛的合金，按重量组成比包含40重量％以上且小于60重量％的铝，最好按重量组成比包含45重量％以上且小于55重量％的铝。铝的重量组成比若小于40重量％，则欧姆接合层7的阻抗值可能无法变得足够低。另外，铝的重量组成比若超过60重量％，则欧姆接合层7的表面平坦性恶化，有可能均方根粗糙度无法达到足够低。
另外，包含铝和钛的合金可以是仅由铝和钛组成，也可以除了按重量组成比为40重量％以上且小于60重量％的铝和钛外还包含Ni、Si、C等的元素。
肖特基接合层8是与构成第二半导体区域6b的n-型SiC层3肖特基接触的电极。另外，肖特基接合层8与欧姆接合层7电气连接。肖特基接合层8设置为覆盖保护环4的内侧全域，周缘部与保护环4在平面上看重合。
肖特基接合层8包括以钼为主成分的金属。作为以钼为主成分的金属，除了钼单体，还可以包含Ni、Ti、W、Ta、Pt等的金属等。
在SiC半导体基体1的n+型SiC层2侧的表面(一个主表面)即底面1b，设置了阴极电极5。阴极电极5与n+型SiC层2欧姆接触。
阴极电极5包括以镍为主成分的金属。作为以镍为主成分的金属，除了镍单体，还可以包含Ti、Al等的金属等。
另外，阴极电极5的厚度没有特别限定，优选为100nm左右。
「半导体装置的制造方法」
接着，作为本发明的半导体装置的制造方法的一例，用图2A～图2C说明图1所示肖特基势垒二极管的制造方法。图2A～图2C是说明图1所示肖特基势垒二极管的制造方法的步骤图。
为了制造图1所示肖特基势垒二极管，首先，在n+型SiC层2上层叠n-型外延层，形成n-型SiC层3，作为具备n+型SiC层2和n-型SiC层3的n型SiC半导体基体1。
然后，在n-型SiC层3上，用等离子体CVD装置形成例如厚度近似2μm的SiO2膜，通过光刻步骤构图与保护环4及第一半导体区域6a对应的形状的图形。接着，除去SiO2膜的一部分，使成为n-型SiC层3上的保护环4及第一半导体区域6a的区域露出，离子注入铝，作为p+型SiC。从而，如图2A所示，在SiC半导体基体1的顶面1a形成第一半导体区域6a、保护环4、第二半导体区域6b。然后，除去SiO2膜，将SiC半导体基体1导入高温加热炉内，例如以1800℃的温度进行3分钟的热处理，使离子注入保护环4及第一半导体区域6a的铝离子激活。
接着，如图2B所示，在SiC半导体基体1的n+型SiC层2侧的表面(底面1b)，用电子束(EB)蒸镀法等，形成包括以镍为主成分的金属的第1金属层51。
接着，在n-型SiC层3的第一半导体区域6a上，采用由光刻步骤构图的与欧姆接合层7对应的形状的图形，在第一半导体区域6a上的全域通过电子束(EB)蒸镀法等，将钛层61和铝层62按该顺序设置而形成层叠构造，形成铝层62按重量组成比为40重量％以上且小于60重量％的图2B所示第2金属层63。第2金属层63所包含的铝层62的重量组成比，可通过调节构成第2金属层63的各层的厚度而调节。
另外，构成第2金属层63的层叠构造中的钛层61和铝层62的层叠顺序没有特别限定，可以先形成钛层61，也可以先形成铝层62。
接着，将形成了第1金属层51及第2金属层63的SiC半导体基体1导入高温加热炉内，在大气压的氩气体气氛中，以900℃以上且小于1000℃的温度进行1分钟～5分钟的热处理，将第1金属层51和第2金属层63同时合金化(合金化热处理)。从而，如图2C所示，形成与n+型SiC层2欧姆接触的阴极电极5和与第一半导体区域6a欧姆接合的欧姆接合层7。
使成为欧姆接合层7的第2金属层63合金化的温度若小于900℃，则欧姆接合层7的阻抗值可能无法变得足够低。另外，使第2金属层63合金化的温度若在1000℃以上，则欧姆接合层7的表面平坦性恶化，有可能均方根粗糙度无法达到足够低。
接着，如图2C所示，在n-型SiC层3的第二半导体区域6b上，采用由光刻步骤构图的与肖特基接合层8对应的形状的图形，通过电子束(EB)蒸镀法等，形成包括以钼为主成分的金属并覆盖保护环4的内侧全域且周缘部与保护环4在平面上看重合的第3金属层81。
接着，将形成了第3金属层81的SiC半导体基体1导入高温加热炉内，以比使第1金属层51及第2金属层63合金化的温度低的温度进行5分钟～20分钟的热处理，使第3金属层81合金化。从而，形成与第二半导体区域6b肖特基接合的肖特基接合层8，获得图1所示肖特基势垒二极管。
本实施例的肖特基势垒二极管由于具备均方根粗糙度20nm以下的表面平坦性优的欧姆接合层7，因此，欧姆接合层7和第一半导体区域6a的界面中的组成的均一性优，可以与第一半导体区域6a进行良好欧姆接合，并且，欧姆接合层7和肖特基接合层8可获得足够高的粘合性，具有逆方向的泄漏电流低而顺方向的浪涌耐量大的优良电气特性。
另外，本实施例的肖特基势垒二极管中，欧姆接合层7的均方根粗糙度为10nm以下的场合，欧姆接合层7和第一半导体区域6a的界面中的组成的均一性更优，并且欧姆接合层7和肖特基接合层8的粘合性更高。
另外，本实施例的肖特基势垒二极管中，欧姆接合层7由于包括包含铝和钛的合金，因此，欧姆接合层7的阻抗值足够低，可与第一半导体区域6a良好欧姆接合。
另外，本实施例的肖特基势垒二极管中，肖特基接合层8由于包括以钼为主成分的金属，因此，具备可与构成第二半导体区域6b的n-型SiC层3进行良好肖特基接触的肖特基接合层8。
而且，本实施例中，欧姆接合层7包括包含铝和钛的合金，肖特基接合层8包括以钼为主成分的金属，因此，欧姆接合层7和肖特基接合层8的电气连接良好。
而且，本实施例的肖特基势垒二极管中，欧姆接合层7包括包含铝和钛的合金，阴极电极5包括以镍为主成分的金属，因此，通过使成为阴极电极5的第1金属层51的合金化和成为欧姆接合层7的第2金属层63的合金化同时进行的方法，可形成阴极电极5和欧姆接合层7。从而，与使第1金属层51和第2金属层63分别合金化的场合比较，可简化制造步骤。
另外，本实施例的肖特基势垒二极管的制造方法包含：在第一半导体区域6a上形成包含铝层61和钛层62且铝层61按重量组成比为40重量％以上且小于60重量％的第2金属层63的步骤；使第2金属层63合金化而形成欧姆接合层7的步骤；在第二半导体区域6b上形成第3金属层81，以比使第2金属层63合金化的温度低的温度合金化而形成肖特基接合层8的步骤，因此，如以下所示，可防止因合金化而使第2金属层63所包含的铝熔融而凝聚，防止由铝的凝聚导致的表面的凹凸。
即，本实施例中，成为欧姆接合层7的第2金属层63包含铝层61和钛层62，且按重量组成比包含40重量％以上且小于60重量％的铝层62，在使欧姆接合层7的阻抗值成为足够低的范围内降低了铝的量，因此，因合金化而熔融的铝的量少，可防止熔融的铝的凝聚。
另外，本实施例中，以比使第2金属层63合金化的温度低的温度使第3金属层81合金化而形成肖特基接合层8，因此，通过使第3金属层81合金化，可防止欧姆接合层7所包含的铝熔融而凝聚。
这样，本实施例的肖特基势垒二极管的制造方法中，第2金属层63所包含的铝的凝聚被防止，因此，可制造具备与第一半导体区域6a良好地欧姆接合、均方根粗糙度为20nm以下的表面平坦性优、并获得与肖特基接合层8足够高的粘合性的欧姆接合层7的肖特基势垒二极管。
另外，本实施例的肖特基势垒二极管的制造方法中，第2金属层63的合金化以900℃以上且小于1000℃的温度进行，因此可获得阻抗值足够低且表面平坦性优的欧姆接合层7。
另外，本实施例的肖特基势垒二极管的制造方法中，第2金属层63按重量组成比包含45重量％以上且小于55重量％的铝的场合，可获得表面平坦性更优的欧姆接合层7。
另外，本实施例的肖特基势垒二极管的制造方法中，肖特基接合层8由以钼为主成分的金属形成，因此，通过以比使第2金属层63合金化的温度低的温度使第3金属层81合金化，可形成肖特基接合层8。
另外，本发明不限于上述的实施例。
例如，第1金属层51、第2金属层63、第3金属层81的形成方法不限于电子束(EB)蒸镀法，也可以采用溅射法、阻抗加热法等。
另外，为了简化制造步骤，如上述实施例所示，优选同时形成第一半导体区域6a和保护环4，但是第一半导体区域6a和保护环4也可以分别形成。
而且，构成n+型SiC层2的SiC单结晶基板的结晶形态不限于4H-SiC，也可以是6H-SiC和3H-SiC。
另外，第1金属层51及第2金属层63的合金化在氩的大气压中进行，但是可以在氮气氛，也可以在真空中进行。另外，第1金属层51及第2金属层63的合金化也可以通过快速热处理(Rapid Thermal Annealing：RTA)法在氩气氛中进行。
「实施例」
以下，根据实施例具体地说明本发明。但是，本发明不限于这些实施例。
(实施例)
图1所示肖特基势垒二极管如下制造。首先，在厚度350μm的n+型SiC层2上，层叠n-型外延层，形成厚度8μm的n-型SiC层3，作为具备包括n+型4H-SiC单结晶基板的杂质浓度2×1018cm-3的n+型SiC层2和杂质浓度1×1016cm-3的n-型SiC层3的n型SiC半导体基体1。
然后，在n-型SiC层3上，用等离子体CVD装置形成厚度2μm的SiO2膜，通过光刻步骤构图图形，除去SiO2膜的一部分，使成为n-型SiC层3上的保护环4及第一半导体区域6a的区域露出，将铝以1×1015cm-2的离子注入量、300nm的深度进行离子注入，作为p+型SiC。从而，在SiC半导体基体1的n-型SiC层3的顶面1a，形成多个第一半导体区域6a、保护环4、多个第二半导体区域6b。然后，除去SiO2膜，将SiC半导体基体1导入高温加热炉内，以1800℃的温度进行3分钟的热处理，将离子注入保护环4及第一半导体区域6a的铝离子激活。
接着，在SiC半导体基体1的n+型SiC层2侧的表面(底面1b)，采用电子束(EB)蒸镀法形成包括镍的第1金属层51。
接着，在n-型SiC层3的第一半导体区域6a上，采用由光刻步骤构图的与欧姆接合层7对应的形状的图形，通过电子束(EB)蒸镀法，在第一半导体区域6a上的全域将厚度60nm的钛层和厚度100nm的铝层按该顺序形成为层叠构造，形成钛层61和铝层62的重量组成比为Ti∶Al＝51∶49的第2金属层63。
接着，将形成了第1金属层51及第2金属层63的SiC半导体基体1导入高温加热炉内，在大气压的氩气体气氛中，以900℃的温度进行5分钟的热处理，使第1金属层51和第2金属层63同时合金化。从而，形成厚度100nm的阴极电极5和厚度160nm的欧姆接合层7。
接着，在n-型SiC层3的第二半导体区域6b上，采用由光刻步骤构图的与肖特基接合层8对应的形状的图形，通过电子束(EB)蒸镀法，形成包括钼、覆盖保护环4的内侧全域且周缘部与保护环4在平面上看重合的第3金属层81。
接着，将形成了第3金属层81的SiC半导体基体1导入高温加热炉内，以600℃的温度进行10分钟的热处理，使第3金属层81合金化。从而，形成肖特基接合层8，获得实施例的肖特基势垒二极管。
(比较例)
作为第2金属层，除了将厚度20nm的钛层和厚度100nm的铝层按该顺序而形成层叠构造(钛层和铝层的重量组成比为Ti∶Al＝26∶74)，形成厚度120nm的欧姆接合层以外，与实施例同样，获得比较例的肖特基势垒二极管。
为了调查构成这样获得的实施例及比较例的肖特基势垒二极管的欧姆接合层的表面平坦性，在肖特基接合层形成前，从肖特基接合层侧用电子显微镜观察欧姆接合层的表面。结果如图3A及图3B所示。
图3A及图3B是肖特基势垒二极管的欧姆接合层的电子显微镜照片，图3A是实施例，图3B是比较例。如图3A及图3B所示，可明白实施例的表面平滑，而比较例凹凸多，表面粗糙。
另外，采用原子间力显微镜(Atomic Force Microscope：AFM)，计测肖特基接合层形成前的欧姆接合层的表面的均方根粗糙度(rms)。结果，均方根粗糙度在实施例为9nm，在比较例为29nm，比较例超出了20nm。
另外，调查这样获得的实施例及比较例的肖特基势垒二极管的电气特性。
结果，比较例的电流密度为2500A/cm2，而实施例的电流密度为4000A/cm2，实施例与比较例比较，可确认顺方向的浪涌耐量大。
产业上的利用可能性
本发明适用于半导体装置及半导体装置的制造方法，具体地说，适用于欧姆接合层的表面平坦性优的半导体装置及其制造方法。
标号说明
1...SiC半导体基体，
1a...顶面(另一个主表面)，
1b...底面(一个主表面)，
2...n+型SiC层，
3...n-型SiC层，
4...保护环
5...阴极电极
6a...第一半导体区域
6b...第二半导体区域
7...欧姆接合层
8...肖特基接合层
51...第1金属层
61...钛层
62...铝层
63...第2金属层
81...第3金属层

Claims (13)

1.一种半导体装置，其特征在于，具备：
n型SiC半导体基体；
阴极电极，其与上述SiC半导体基体的一个主表面欧姆接触；
第一半导体区域，其在上述SiC半导体基体的另一个主表面形成且包括p型SiC；
第二半导体区域，其在上述另一个主表面形成且包括n型SiC；
欧姆接合层，其与上述第一半导体区域欧姆接触；以及
肖特基接合层，其与上述第二半导体区域肖特基接触；
其中，上述欧姆接合层的表面的均方根粗糙度为20nm以下。
2.根据权利要求1所述的半导体装置，其特征在于，
上述欧姆接合层的表面的均方根粗糙度为10nm以下。
3.根据权利要求1或2所述的半导体装置，其特征在于，
上述阴极电极包括以镍为主成分的金属。
4.根据权利要求1～3的任一项所述的半导体装置，其特征在于，
上述肖特基接合层包括以钼为主成分的金属。
5.根据权利要求1～4的任一项所述的半导体装置，其特征在于，
上述欧姆接合层包括含有铝和钛的合金。
6.根据权利要求5所述的半导体装置，其特征在于，
上述合金按重量组成比包含40重量％以上且小于60重量％的铝。
7.根据权利要求6所述的半导体装置，其特征在于，
上述合金按重量组成比包含45重量％以上且小于55重量％的铝。
8.一种半导体装置的制造方法，其特征在于，具备以下步骤：
形成n型SiC半导体基体的步骤，上述n型SiC半导体基体具备一个主表面和另一个主表面且在上述另一个主表面设置有包括p型SiC的第一半导体区域和包括n型SiC的第二半导体区域；
在上述一个主表面上形成第1金属层的步骤；
通过使上述第1金属层合金化而形成与上述一个主表面欧姆接触的阴极电极的步骤；
在上述第一半导体区域上形成第2金属层的步骤，上述第2金属层包含铝层和钛层且上述铝层按重量组成比为40重量％以上且小于60重量％；
通过使上述第2金属层合金化而形成与上述第一半导体区域欧姆接合的欧姆接合层的步骤；
在上述第二半导体区域上形成第3金属层的步骤；以及
通过在比使上述第2金属层合金化的温度低的温度下使上述第3金属层合金化而形成与上述第二半导体区域肖特基接合的肖特基接合层的步骤。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于，
同时进行使上述第1金属层合金化的步骤和使上述第2金属层合金化的步骤。
10.根据权利要求8或9所述的半导体装置的制造方法，其特征在于，
上述第2金属层的合金化在900℃以上且小于1000℃的温度下进行。
11.根据权利要求8～10的任一项所述的半导体装置的制造方法，其特征在于，
上述第2金属层按重量组成比包含45重量％以上且小于55重量％的铝。
12.根据权利要求8～11的任一项所述的半导体装置的制造方法，其特征在于，
上述阴极电极由以镍为主成分的金属形成。
13.根据权利要求8～12的任一项所述的半导体装置的制造方法，其特征在于，
上述肖特基接合层由以钼为主成分的金属形成。
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