CN102109874B - 多路信号发生器 - Google Patents

Abstract

本发明公开了一种多路信号发生器2，其包括一个具有时钟单元27的控制系统20、以及相互独立的一个第一通道单元28和一个第二通道单元29，第一通道单元28通过一个第一隔离单元271连接到控制系统20，第二通道单元29通过一个第二隔离单元272连接到控制系统20，第一通道单元28包括一个连接到第一隔离单元271的第一状态控制端287，第二通道单元29包括一个连接到第二隔离单元272的第二状态控制端297，控制系统20包括一个连接到第一隔离单元271和第二隔离单元272的同步控制端261，在第一状态控制端287输出一个第一状态信号、第二状态控制端297输出一个第二状态信号之后，同步控制端261输出一个同步输出信号。本发明多路信号发生器多个通道之间电气隔离，可以达到高频输出的要求。

Description

多路信号发生器

技术领域

本发明涉及一种多路信号发生器，特别涉及一种多个通道可以独立输出，也可以耦合输出的多路信号发生器。

背景技术

信号发生器作为常见的激励源，已经被广泛的应用到科学研究以及工业工程领域。当需要获得波形相同、频率相同、具有固定相位差的多路信号时，就需要使用多路信号发生器。

公开号为CN1831541A的名称为“一种多路同步正弦信号发生器”的中国专利申请公开说明书公开了一种多路信号发生器。请参照图1，该专利公开的多路信号发生器1包括一个直接数字合成时钟源1、一个波形存储器2、一个接口控制电路3、一个控制器4和多个数字模拟转换通道5。控制器4分别与直接数字合成时钟源1和接口控制电路3的输入端相接，控制直接数字合成时钟源1产生频率可调的时钟信号，该时钟信号经过接口控制电路3与多个数字模拟转换通道5相接，多个数字模拟转换通道5与接口控制电路3的输出端相接，波形存储器2输出的波形经过接口控制电路3接至多个数字模拟转换通道5；在控制器4的控制下，通过接口控制电路3控制多个数字模拟转换通道5中的数字模拟转换器，依次、循环转换波形存储器2中存储的数据或数据的起始位置或整数抽取波形存储器2中的数据。

请参照图2，直接数字合成时钟源1由DDS芯片11、晶体振荡器12、控制器接口13、低通滤波器14和低通滤波器15组成，DDS芯片11可以采用ADI公司的系列DDS芯片，如AD9852等，多路信号发生器1中采用AD9852，AD9852是合成频率可调时钟源的核心，晶体振荡器12为AD9852提供参考时钟，控制器4通过控制器接口13调节AD9852产生的时钟频率，低通滤波器14和低通滤波器15用来滤掉AD9852输出信号的高次谐波，并将输出信号连接到AD9852中集成的比较器的输入端，比较器的输出端产生多路信号发生器1所需要的频率可调的时钟信号。请参照图3，接口控制电路3采用FPGA来实现，它包括时钟分配电路6、波形数据缓存器7和波形存储器读写控制电路8，时钟分配电路6为多个数字模拟转换通道5中的数字模拟转换器提供时钟信号，控制器4通过波形存储器读写控制电路8读写波形存储器2中的数据，在控制器4的控制下，将波形存储器2中的数据经过波形数据缓存器7输出到多个数字模拟转换通道5。

该多路信号发生器1虽然能够实现多路信号的输出，但是却存在着以下问题：

1.由于多个数字模拟转换通道5都是从波形存储器2经过波形数据缓存器7读取，因此多个数字模拟转换通道5只能输出同样的波形，例如只能同时输出正弦波；

2.由于多路信号发生器1是利用直接数字合成时钟源1产生频率可变时钟信号，硬件结构复杂，进而容易受到干扰；

3.由于多路信号发生器1是利用直接数字合成时钟源1产生频率可变时钟信号，再通过时钟分配电路6分配到多个数字模拟转换通道5，因此多个数字模拟转换通道5只能以同样的频率输出波形。

4.多个数字模拟转换通道5之间并不是电气隔离的，在输出波形频率较高的情况下，多个数字模拟转换通道5之间容易发生干扰，导致输出波形失真，很难达到高频要求。

发明内容

为了解决现有技术多路信号发生器多个通道之间电气不隔离的问题，本发明提供一种多个通道之间隔离的多路信号发生器。

一种多路信号发生器，包括一个具有时钟单元的控制系统、以及相互独立的一个第一通道单元和一个第二通道单元，所述第一通道单元通过一个第一隔离单元连接到所述控制系统，所述第二通道单元通过一个第二隔离单元连接到所述控制系统，所述第一通道单元包括一个连接到所述第一隔离单元的第一状态控制端，所述第二通道单元包括一个连接到所述第二隔离单元的第二状态控制端，所述控制系统包括一个连接到第一隔离单元和第二隔离单元的同步控制端，在所述第一状态控制端输出一个第一状态信号、所述第二状态控制端输出一个第二状态信号之后，所述控制系统的同步控制端输出一个同步输出信号。

本发明的多路信号发生器由于其第一通道单元和第二通道单元之间相互独立而没有电气连接，第一通道单元与控制系统之间通过第一隔离单元连接，第二通道单元与控制系统之间通过第二隔离单元连接，使得第一通道单元与第二通道单元之间的干扰较小，通道单元与控制系统之间的干扰也较小，进而可以达到输出高频信号的要求的同时。又由于设置了第一状态控制端、第二状态控制端以及同步控制端，使得在第一通道单元和第二通道单元在电气隔离的情况下仍然能够实现较佳的同步输出。

附图说明

图1是现有技术信号发生器的结构示意图。

图2是图1所示现有技术信号发生器的直接数字合成时钟源1的结构示意图。

图3是图1所示现有技术信号发生器的接口控制电路3的结构示意图。

图4是本发明一较佳实施方式的多路信号发生器2的结构示意图。

图5是图4所示多路信号发生器2的工作原理流程图。

具体实施方式

下面介绍本发明多路信号发生器的一较佳实施方式。

请参考图4，本发明一较佳实施方式的多路信号发生器2包括一个控制系统20、两个隔离单元271、272、相互独立的一个第一通道单元28和一个第二通道单元29。

控制系统20包括一个控制单元21、一个波形存储单元22、一个暂存单元23、一个显示单元24、一个输入单元25、一个接口单元26和一个时钟单元27。控制单元21分别连接到波形存储模块22、暂存单元23、显示单元24、输入单元25和接口单元26，

第一通道单元28包括一个波形处理单元281、一个外部存储器282和一个数模转换单元283，波形处理单元281分别连接到外部存储器282和数模转换单元283。波形处理单元281具有一个内部存储器285，内部存储器285和外部存储器282一起构成波形处理单元281的储存单元。

第二通道单元29包括一个波形处理单元291、一个外部存储器292和一个数模转换单元293，波形处理单元291分别连接到外部存储器22和数模转换单元293。波形处理单元291具有一个内部存储器295，内部存储器295和外部存储器292一起构成波形处理单元291的储存单元。

接口单元26分别连接到隔离单元271、272，时钟单元27的输出端被分成两路分别连接到两个隔离单元271、272，隔离单元271连接到波形处理单元281，隔离单元272连接到波形处理单元291。这样，使得控制单元21、时钟单元27和第一通道单元28之间的信号需要经过隔离单元271的隔离，控制单元21、时钟单元27和第二通道单元29之间的信号需要经过隔离单元272的隔离，而第一通道单元28与第二通道单元29之间没有电连接，即第一通道单元28与第二通道单元29之间没有相连的同步信号线、时钟信号线等其他除隔离单元271、272外直接连接第一通道单元28与第二通道单元29的线路，因此实现了第一通道单元28与第二通道单元29的相互独立。

第一波形处理单元281包括一个第一状态控制端287和一个第一同步接收端288，第一状态控制端287和第一同步接收端288分别连接到隔离单元271。第二波形处理单元291包括一个第二状态控制端297和一个第二同步接收端298。第二状态控制端297和第二同步接收端298分别连接到隔离单元272。接口单元26包括一个同步控制端261、一个第一状态接收端263和一个第二状态接收端265，同步控制端261被分为两路同时连接到隔离单元271、272上，第一状态接收端263连接到隔离单元271，用于接收第一状态控制端287输出的状态信号；第二状态接收端265连接到隔离单元272，用于接收第二状态控制端297输出的状态信号。第一同步接收端288和第二同步接收端298用于接收同步控制端261输出的同步信号。

在本实施方式当中，控制单元21由DSP构成，波形存储单元22由闪存(FLASH)构成，暂存单元23由SDRAM构成，显示单元24由液晶显示器(LCD)构成，输入单元25由键盘构成，接口单元26由FPGA构成，时钟单元27由晶振构成，波形处理单元281、291由FPGA构成，外部存储器282、292由DRAM构成，数模转换单元283、293由DAC构成，隔离单元271、272由磁耦合器构成。

波形存储单元22内存储着多路信号发生器2运行的各种程序以及各种波形数据，该各种波形数据包括内建波形数据和用户编辑的任意波形数据。内建波形是指预先固定存储在波形存储单元22中的常用波形，如正弦信号等。任意波形是指用户根据实际需要任意编辑或者采集的波形，如模拟某一特殊状况下传感器输出的波形。暂存单元23作为多路信号发生器2运行的各种程序的运行环境以及波形数据的暂存空间。

控制单元21负责接收并解析输入单元25输入的指令信息、负责控制显示单元24显示通道输出状态等信息、负责控制对波形存储单元22和暂存单元23进行数据读写、负责将波形数据由数据总线269通过接口单元26以及隔离单元271、272转送至第一、第二通道单元28、29、以及负责根据该指令信息对第一、第二通道单元28、29的参数进行配置等工作。

接口单元26用于将控制单元21发出的控制指令、传送的波形数据转送到被选择输出的通道单元28、29上，并用于对第一、第二通道单元28、29的输出进行控制，如同步控制等。

时钟单元27用于为第一、第二通道单元28、29提供参考时钟信号。隔离单元271、272用于实现第一、第二通道单元28、29之间的相互独立以及电气隔离，还用于将模拟部分的第一、第二通道单元28、29与数字部分的控制系统20之间进行隔离。

内部存储器285和外部存储器282用于存储第一通道单元28将要或者正在输出的波形的波形数据。波形处理单元281用于对参考时钟信号变频而产生第一时钟信号并输出至数模转换单元283，还用于按照第一时钟信号将内部存储器285或外部存储器282中的波形数据发送给数模转换单元283。数模转换单元283用于按照第一时钟信号将接收到的波形数据进行数模转换，进而输出波形。

内部存储器295和外部存储器292用于存储第二通道单元29将要或者正在输出的波形的波形数据。波形处理单元291用于对参考时钟信号变频而产生第二时钟信号并输出至数模转换单元293，还用于按照第二时钟信号将内部存储器295或外部存储器292中的波形数据发送给数模转换单元293。数模转换单元293用于按照第二时钟信号将接收到的波形数据进行数模转换，进而输出波形。

下面具体介绍多路信号发生器2的工作原理。

多路信号发生器2包括“单通道独立输出”、“多通道独立输出”、“多通道频率耦合输出”以及“多通道频率和相位耦合输出”四种输出模式。其中，单通道独立输出是指一个通道单元28或29单独的以任意频率输出任意波形；多通道独立输出是指多个通道单元28和29以相同或者不同的频率独立互不关联的输出相同或者不相同的波形；多通道频率耦合输出是指多个通道单元28和29以相同的频率和一定的相位差输出相同的波形；多通道频率和相位耦合输出是指多个通道单元28和29以相同的频率和相同的相位输出相同的波形，即相位差固定为零。可见，“单通道独立输出”和“多通道独立输出”由于不涉及两个通道元28和29相位的问题，所以不需要对两个通道进行同步。而“多通道频率耦合输出”和“多通道频率和相位耦合输出”由于都需要通道单元28和29具有固定的相位差，因此需要保证两个通道同步输出。

请一并参照图4和图5，多路信号发生器2工作时包括如下步骤：

步骤S1：用户设置输出模式、选择通道、选择波形、设置波形参数等；

用户通过输入单元25设置输出模式、选择通道、选择波形、设置波形参数。在本实施例中，设置输出模式就是从单通道独立输出、多通道独立输出、多通道频率耦合输出以及多通道频率和相位耦合输出中选择其中之一。选择通道就是在选择单通道独立输出下，需要指定是第一通道单元28输出还是第二通道单元29输出；在其他输出模式下默认为两个通道单元28、29均输出。选择波形就是从内建波形和用户编辑的任意波形中指定需要输出的波形。设置波形参数就是设置需要输出波形的频率、幅值等具体的参数。

步骤S2：判断是否为耦合输出？是则执行步骤S3，否则执行步骤S13；

步骤S3-S7是用于控制第一通道单元28和第二通道单元29输出同步的步骤，因此，控制单元21先行判断是否为耦合输出，如果是单通道独立输出或多通道独立输出，则不需要对第一通道单元28和第二通道单元29进行同步控制，则执行步骤S13进行输出；如果是多通道频率耦合输出或多通道频率和相位耦合输出，均需要对第一通道单元28和第二通道单元29进行同步控制，则执行步骤S3。

步骤S3：各所选通道进行准备；

控制单元21将用户选择的波形所对应的波形数据从波形存储单元22中读取出来，经过暂存单元23缓存后，发送到第一通道单元28和第二通道单元29中所选的通道单元。也就是说，如果在步骤S1中，用户选择的是单通道独立输出，那么仅需要将波形数据发送到第一通道单元28和第二通道单元29之中被选则输出的通道单元；如果用户选择的是多通道独立输出，那么就需要将波形数据发送到第一通道单元28和第二通道单元29。而且，如果第一通道单元28和第二通道单元29将要输出的波形相同，则发送到第一通道单元28和第二通道单元29的波形数据相同；如果第一通道单元28和第二通道单元29将要输出的波形不同，则发送到第一通道单元28和第二通道单元29的波形数据不同。

在本实施例中，波形存储单元22中储存的波形数据的长度是固定的几个值：即16K、32K、64K……或64M个数据点，其中1K＝1024，1M＝1024K。由于外部存储器282、292容量较大但访问速度较慢，而内部存储器285、295容量较小但访问速度较快，所以本实施例中设定一个长度为16K的预定长度，大于该预定长度16k个数据点的波形数据被存放到外部存储器282、292，等于该预定长度16K个数据点的波形数据存放到内部存储器285、295中。

由于在本实施例中，外部存储器282、292由DRAM构成，在读取时DRAM需要进行刷新等操作，因此读取速度会发生不一致的情况。因此为了获得更好的输出效果，如果准备输出的波形数据的长度大于16k的，不仅将其存放在外部存储器282、292，波形处理单元281、291还将该波形数据中最先输出的一部分缓存到内部存储器285、295中。这样，在输出波形的时候，波形处理单元281、291可以直接从内部存储器285、295中读取，与此同时不断从外部存储器282、292向内部存储器285、295中补充缓存的波形数据。由于数据是从内部存储器285、295中直接读取，因此可以保证两个通道以同样的速度读取波形数据。

除此之外，在步骤S3中，控制单元21还对第一通道单元28和第二通道单元29中所选的通道单元的频率、幅值等波形参数进行配置。

步骤S4：各通道准备好后通知接口单元；

由于外部存储器282、292在读取时需要进行刷新等操作导致读取速度会发生不一致等原因，第一通道单元28和第二通道单元29的准备时间很可能会发生不一样的情况。因此，当该第一通道单元28准备好以后，波形处理单元281的第一状态控制端287会向接口单元26发送一个第一状态信号以表示准备工作完成，接口单元26的第一状态接收端263会接收该第一状态信号。当该第二通道单元29准备好以后，波形处理单元282的第二状态控制端297会向接口单元26发送一个第二状态信号以表示准备工作完成，接口单元26的第二状态接收端265会接受该第二状态信号。其中，所述的“准备好”是指第一通道单元28或者第二通道单元29做好输出波形的准备，即波形数据已经被载入内部存储器285、295，波形参数已经被配置完成等。在本实施例当中，该第一状态信号和第二状态信号为高电平，该第一状态控制端287在非第一状态信号时段为低电平，该第二状态控制端297在非第二状态信号时段为低电平。

步骤S5：接口单元判断是否全部准备完毕；

接口单元26判断第一状态接收端263和第二状态接收端265是否已经全部收到第一状态信号和第二状态信号，如果是，则执行步骤S6；如果否，则返回步骤S4。

步骤S6：接口单元同时给所有所选通道发出波形输出命令；

接口单元26的同步控制端261输出一个同步输出信号，该同步输出信号被分成相同的两路，一路经过隔离单元271送到第一波形处理单元281，另一路经过隔离单元272送到第二波形处理单元291。第一波形处理单元281的第一同步接收端288和第二波形处理单元291的第二同步接收端298同时接收同步输出信号，同时开始从内部存储器285、295中读取数据并送至数模转换单元283、293进行数模转换，保证了第一通道单元28和第二通道单元29输出波形的同步输出，即耦合输出。在本实施例中，该同步输出信号为高电平，该同步控制端261在非同步输出信号时段为低电平。

步骤S7：所选通道按照各自的波形参数输出波形。

波形处理单元281对时钟单元27提供的参考时钟信号变频而产生第一时钟信号，并将该第一时钟信号输出至数模转换单元283。同时，波形处理单元281还按照第一时钟信号将内部存储器285中的波形数据发送给数模转换单元283。数模转换单元283按照第一时钟信号将接收到的波形数据进行数模转换，进而输出波形。

波形处理单元282对时钟单元27提供的参考时钟信号变频而产生第二时钟信号，并将该第一时钟信号输出至数模转换单元283。同时，波形处理单元281还按照第一时钟信号将内部存储器285中的波形数据发送给数模转换单元283。数模转换单元283按照第一时钟信号将接收到的波形数据进行数模转换，进而输出波形。

步骤S13：各所选通道进行准备，准备好的通道立即输出波形；

上已详述，此时是单通道独立输出或多通道独立输出的情况，所以不需要同步。各所选通道按照步骤4的方法进行准备，准备好的通道立即可以按照步骤S7的方法输出波形了。

作为另外的实施例，该第一状态信号和第二状态信号为低电平，该第一状态控制端287在非第一状态信号时段为高电平，该第二状态控制端297在非第二状态信号时段为高电平。

作为另外的实施例，该同步输出信号为低电平，该同步控制端261在非同步输出信号时段为高电平。

作为另外的实施例，该第一状态信号、第二状态信号、同步输出信号还可以是脉冲信号、脉宽信号、写存储器标志位信号等。

作为另外的实施例，控制单元21还可以是单片机、MCU、ARM、CPU等微处理器。波形存储单元22还可以是EEPROM等非易失性存储器。暂存单元23还可以是DRAM等。显示单元24还可以是等离子显示屏、LED显示屏、电润湿显示屏(EWD)等。输入单元25还可以是触摸屏、遥控器、鼠标或者用于远程控制的通信接口等。接口单元26还可以由CPLD等可编程逻辑器件实现。波形处理单元281、291还可以由CPLD等可编程逻辑器件实现。外部存储器282、292还可以为SRAM。隔离单元271、272还可以为光耦合器、触发器、逻辑门等隔离器件。

作为另外的实施例，多路信号发生器2的通道并不限于2个，可以是2个以上的多个通道。例如，多路信号发生器2可以具有4个通道，这时仅需要使多路信号发生器2包括四个通道单元。

本发明的多路信号发生器2的第一通道单元28和第二通道单元29之间相互独立而没有电气连接，第一通道单元28与控制系统20之间通过隔离单元271连接，第二通道单元29与控制系统20之间通过隔离单元272连接，使得第一通道单元28与第二通道单元29之间的干扰较小，通道单元28、29与控制系统20之间的干扰也较小，进而可以达到输出高频信号的要求。又由于设置了第一状态控制端287、第二状态控制端297以及同步控制端261，使得在第一通道单元28和第二通道单元29在电气隔离的情况下仍然能够实现较佳的同步输出。

另外，本发明的多路信号发生器2的第一通道单元28具有波形处理单元281和与之相连的存储单元，第二通道单元29具有波形处理单元291和与之相连的存储单元，每个通道可以将要输出的波形所对应的波形数据可以存放在存储单元中，然后由波形处理单元281、291控制读出波形数据进行数模转换，因此可以在多个通道输出相同或者不同的波形。波形处理单元281、291将时钟单元27提供的参考时钟进行变频来为获得每个通道所需要频率的时钟信号，因此可以方便的让多个通道以相同或者不同的频率输出波形，同时还可以省去直接数字合成时钟源的使用。

Claims (10)

1.一种多路信号发生器，其包括：

一个具有时钟单元的控制系统、以及相互独立的一个第一通道单元和一个第二通道单元，

其特征在于：

所述第一通道单元通过一个第一隔离单元连接到所述控制系统，

所述第二通道单元通过一个第二隔离单元连接到所述控制系统，

所述第一通道单元包括一个连接到所述第一隔离单元的第一状态控制端，

所述第二通道单元包括一个连接到所述第二隔离单元的第二状态控制端，

所述控制系统包括一个连接到第一隔离单元和第二隔离单元的同步控制端，

在所述第一状态控制端输出一个第一状态信号、所述第二状态控制端输出一个第二状态信号之后，所述控制系统的同步控制端输出一个同步输出信号，

所述的第一通道单元和第二通道单元根据所述的同步输出信号，同步输出波形信号。

2.根据权利要求1所述的多路信号发生器，其特征在于：所述第一通道单元在做好输出准备之后输出所述第一状态信号，所述第二通道单元在做好输出准备之后输出所述第二状态信号。

3.根据权利要求1所述的多路信号发生器，其特征在于：所述第一状态信号和第二状态信号为高电平或者低电平，所述控制信号为高电平或者低电平。

4.根据权利要求1所述的多路信号发生器，其特征在于：所述控制系统包括一个控制单元、一个与所述控制单元相连接的波形存储单元、一个时钟单元和一个与所述控制单元、时钟单元相连接的接口单元，所述同步控制端位于所述接口单元，所述第一通道单元包括一个第一波形处理单元、一个与所述第一波形处理单元相连的第一数模转换单元和一个与所述第一波形处理单元相连的第一存储单元，所述第二通道单元包括一个第二波形处理单元、一个与所述第二波形处理单元相连的第二数模转换单元和一个与所述第二波形处理单元相连的第二存储单元，所述第一状态控制端位于所述第一波形处理单元，所述第二状态控制端位于所述第二波形处理单元。

5.根据权利要求4所述的多路信号发生器，其特征在于：所述波形存储单元用于存储多种波形所对应的波形数据，所述第一存储单元用于存储一个第一波形数据，所述第二存储单元用于存储一个第二波形数据，所述第一波形数据和第二波形数据来自所述波形存储单元，所述第一波形处理单元与第二波形处理单元收到同步输出信号后，所述第一波形处理单元输出所述第一波形数据的同时所述第二波形处理单元输出所述第二波形数据。

6.根据权利要求5所述的多路信号发生器，其特征在于：所述时钟单元产生一个参考时钟信号，所述第一波形处理单元根据所述参考时钟信号变频得到第一时钟信号，所述第二波形处理单元根据所述参考时钟信号变频得到第二时钟信号，所述第一波形处理装置输出所述第一时钟信号和所述第一波形数据至所述第一数模转换单元，所述第二波形处理装置输出所述第二时钟信号和所述第二波形数据至所述第二数模转换单元，所述第一数模转换单元用于根据所述第一时钟信号将所述第一波形数据转换为第一波形信号，所述第二数模转换单元用于根据所述第二时钟信号将所述第二波形数据转换为第二波形信号。

7.根据权利要求6所述的多路信号发生器，其特征在于：所述第一存储单元包括一个第一内部存储器和一个第一外部存储器，所述第二存储单元包括一个第一内部存储器和一个第二外部存储器，所述第一波形数据如果大于一个预定长度，则存储在第一外部存储器中，所述第一波形数据如果小于所述预定长度，则存储在第一内部存储器中，所述第二波形数据如果大于所述预定长度，则存储在第二外部存储器中，所述第二波形数据如果小于所述预定长度，则存储在第二内部存储器中。

8.根据权利要求7所述的多路信号发生器，其特征在于：如果所述第一波形数据大于一个预定长度，所述第一波形处理单元还将所述第一外部存储器中的第一波形数据的一部分载入到第一内部存储器中；所述第二波形处理单元向还将所述第二外部存储器中的第二波形数据的一部分载入到第二内部存储器中。

9.根据权利要求4所述的多路信号发生器，其特征在于：所述第一波形处理单元和第二波形处理单元为FPGA、CPLD可编程逻辑器件中的一种。

10.根据权利要求1所述的多路信号发生器，其特征在于：所述第一隔离单元和第二隔离单元包括磁耦合器。