CN102105939B - 具有反馈回路的电流感测放大器 - Google Patents

Abstract

一种感测电路(100)，用于感测存储器单元(101)的内容，其中所述感测电路包括：感测节点(103)，可连接至存储器单元(101)，使得在感测节点(103)处可以获得表示存储器单元(101)的内容的信号。感测电路(100)还包括逻辑门(102)，具有第一输入、第二输入和输出，其中可向第一输入提供参考信号(105)，其中感测节点(103)与第二输入耦接。感测电路(100)还包括反馈回路(104)，用于将逻辑门(102)的输出耦接至逻辑门(102)的第二输入，使得在感测存储器单元(101)的内容期间，感测节点(103)处的电位用于进行确定，但在获得结果之后，存储器和感测放大器组合配置成使得无期限地保持结果，并使得没有静态电流持续流动。

Description

具有反馈回路的电流感测放大器

技术领域

本发明涉及用于感测存储器单元的内容的感测电路。

此外，本发明涉及感测存储器单元的内容的方法，具体为半导体存储器单元的内容。

而且，本发明涉及程序单元。

进一步地，本发明涉及计算机可读介质。

背景技术

感测电路可以用于感测存储器单元的内容。具体地，这种电路可以用于感测低功率非易失性存储器的内容。

存储器单元，具体为非易失性存储器件，利用例如MOS晶体管栅极上的电荷存储表示逻辑“1”或“0”的存在。通过在存储器晶体管连接至电源电压时观察流经存储器晶体管的电流，可以感测这两种状态之间的差异。电流的幅度决定于在存储器晶体管的极化栅极上存储的电荷。针对每种状态观察到的电流可能随时间和使用而变化，使得两种状态之间的电流差异变得越来越互相接近。因此，可以通过例如感测放大器的感测电路来感测存储器单元的内容。

当利用地址选择逻辑(即字线和位线等)连接给定的存储器比特(即具有极化栅极的晶体管)时，这种感测放大器确定逻辑“1”或“0”。由于通过在施加电压时观察电流来进行存储器单元中存储的逻辑值的感测，因此存在着从感测电路的电源的可测量的功率流失。如果没有正确地管理感测电路，该流失可能是恒定的功率流失，使得不能感测所存储的数值之间的差异。

US2002/0152365A1公开了一种具有用于存储数据的存储器单元的存储器件。所描述的存储器件区别在于以下事实：提供电流断开器件，阻止响应于存储器单元内容的标识读取流经存储器单元的现有电流，和/或以下事实：提供放电器件，在读取存储器单元之前对将预充电的存储器单元中的节点再次进行部分放电。

然而，在感测存储器单元的内容期间，仍然可能发生不能正确地感测所存储的数值之间的差异。

发明内容

本发明的目的是提供一种用于感测存储器单元的内容的感测系统，允许正确感测存储器单元中存储的不同数值。

为了实现上述的目的，提出了根据独立权利要求的用于感测存储器单元的内容的感测电路、感测存储器单元的内容的方法、程序单元和计算机可读介质。

根据本发明的示例性实施例，提供一种用于感测存储器单元的内容的感测电路，其中感测电路包括感测节点，该感测节点可连接至存储器单元，使得可以向感测节点提供表示存储器单元的内容的信号。感测电路还包括逻辑门，该逻辑门具有第一输入、第二输入和可以提供在输入处提供的信号的逻辑运算结果的输出，其中可以向第一输入提供参考信号，并且其中感测节点耦接至第二输入。感测电路还包括反馈回路，用于直接或间接地将逻辑门的输出耦接至逻辑门的第二输入，使得在感测存储器单元的内容期间，在感测节点处的电位或电压保持为恒定值。优选地，反馈回路可以是数字反馈回路。可以提供反馈，使得在已经确定感测节点表示逻辑值“1”或“0”时，反馈该逻辑状态，并且切换感测节点配置，使得在静态锁存配置中保持逻辑值的同时没有电流流动。

根据本发明的另一示例性实施例，提供一种感测存储器单元的内容的方法，其中该方法包括向感测节点提供表示存储器单元的内容的信号，向逻辑门的第一输入提供参考信号，将感测节点耦接至逻辑门的第二输入，将逻辑门的输出耦接至逻辑门的第二输入，使得在感测存储器单元的内容期间，在感测节点处的电位保持为恒定值。优选地，反馈回路可以是数字反馈回路。可以提供反馈，使得在已经确定感测节点表示逻辑值“1”或“0”时，反馈该逻辑状态，并且切换感测节点配置，使得在静态锁存配置中保持逻辑值的同时没有电流流动。

根据本发明的又一示例性实施例，提供一种程序元件(例如软件例程，源代码或可执行代码形式)，该程序元件在由处理器执行时适合于控制或执行具有上述特征的感测方法。

根据本发明的又一示例性实施例，提供一种计算机可读介质(例如CD、DVD、USB棒、软盘或硬盘)，其中存储计算机程序，该计算机程序在由处理器执行时适合于控制或执行具有上述特征的感测方法。

可以通过计算机程序(即软件)，或者利用一个或更多个专用电子优化电路(即硬件)，或者以混合形式(即利用软件部件和硬件部件)，实现根据本发明的实施例执行感测存储器单元的内容。

根据本发明的实施例，可能减少或最小化在感测存储器单元的逻辑状态期间流动的电流，并且进一步抑制或消除一旦已经确定电流可以继续流动的任何可能性。一个或更多个附加的反馈回路可以添加至感测电路，使得一旦在逻辑门已经确定有关存储器单元的内容，感测节点和逻辑门可以配置作为锁存器，以保持所确定的数据数值，即保持电位为恒定值。并且，可以按照阻止任何电流流动的方式，执行锁存感测节点的动作。因而，一旦读取，存储器单元以及相应的整个存储器阵列可以保留在该状态，而没有进一步的电流流动。

在下文中，将说明感测电路的进一步的示例实施例。然而，这些实施例也可以应用于方法、程序元件和计算机可读介质。

反馈回路可包括开关。这可以是晶体管，具体为FET。优选地，晶体管的栅极可以耦接至逻辑门的输出。因此，晶体管可以根据逻辑门的输出信号而断开和接通。因而，在锁存感测节点的状态的情形下，可以将感测节点保持为恒定电位。

感测电路还包括第二反馈回路，第二反馈回路将逻辑门的输出耦接至存储器单元和感测节点之间的连接，使得逻辑门可以从存储器单元断开。该反馈回路提供了以下优点：在逻辑门进行有关存储器单元的内容的确定的同时，防止逻辑门出现任何明显的短路电流。在感测节点已经达到针对逻辑门中的清楚确定可能给出可能性的电压时，可以使能逻辑门，因而为短路电流给出了短或最少的时间。

第二反馈回路可包括开关。该开关可以是晶体管，具体为FET。晶体管的栅极可以与逻辑门的输出耦接，或者更准确地说，可以通过从在逻辑门的输出处提供的信号获得的信号来控制，使得根据逻辑门的输出信号，感测节点以及相应的逻辑门可以从存储器单元断开。

逻辑门可以包括NOR(或非)门。也可以包括另一个逻辑门，或不同的另外的逻辑门的组合，例如NAND(与非)门。

逻辑门的输出可以连接至第二逻辑门的输入。第二逻辑门可以用于数个逻辑功能，例如常规的逻辑功能。

参考信号可以是控制其中感测存储器单元的内容的时间间隔、以及控制其中不感测存储器单元的内容的时间间隔的时钟信号。在时钟信号的低信号或高信号期间可以感测内容。可以通过存储器控制单元或用户来提供时钟信号。

感测电路可以适合作为用于放大感测信号的感测放大器。因而，不仅感测而且在输出之前放大存储器单元的内容。这种感测放大器在利用地址选择逻辑(即字线和位线等)连接给定的存储器比特(即具有极化栅极的晶体管)时进行逻辑值“1”或“0”的确定。由于通过在施加电压时观察电流来感测在存储器单元中存储的逻辑值，因此存在着从感测电路的电源的可测量的功率流失。通过使得感测栅极处于三态模式，或者去除其电源，允许感测节点朝着表示逻辑值“1”或“0”的电位漂移。如果逻辑门始终连接至感测节点，而没有三态或其它阻碍，在输入处于电源电压一半的范围内，将存在着流经CMOS栅极的短路电流。

感测电路可以进一步适合作为共源共栅放大器(cascodeamplifier)。为此，感测电路可以包括共源共栅晶体管。共源共栅放大器是两级放大器，例如由跨导放大器及其后的电流缓冲器组成。共源共栅放大器可以由两个晶体管构成，一个晶体管作为发射极或源极工作，另一个晶体管作为基极或栅极工作。共源共栅配置的围绕存储器单元的公共栅极部分利用公共栅极晶体管的源极及其严密控制的栅极偏压而在存储器单元上设置电压，并且在漏极处具有高阻抗输出，在漏极处存储器所提取的电流可以与存储器单元中的电流相比较。

感测电路还可以包括第三反馈回路，第三反馈回路直接或间接将逻辑门的输出耦接至感测节点和电源电压之间的连接。因而，可以锁存感测节点和逻辑门，并且感测节点的电位可以根据逻辑门的输出信号保持为恒定值，该恒定值是正电源电压。

第三反馈回路可以包括开关。该开关可以是晶体管，具体为FET。晶体管的栅极可以耦接至逻辑门的输出，使得晶体管可以根据逻辑门的输出而断开和接通。

在下文中，将说明感测方法的进一步的示例实施例。然而，这些实施例也应用于感测电路、程序单元和计算机可读介质。

该方法还包括在感测存储器单元的内容之前，对感测节点预充电。在感测节点上已经加载电荷之后，感测电路准备好工作。

存储器单元可以是计算机数据存储的构件，并且可以按照半导体技术制造。存储器单元可以设置成大的阵列，并且可以用作大容量存储器件。本发明的实施例可以工作于易失性存储器单元和非易失性存储单元。

本发明的上述方面和进一步的方面通过以下描述的实施例的示例而变得显而易见，并且通过参考这些实施例的示例而得以说明。

附图说明

以下将参考示例实施例来更详细地描述本发明，然而本发明不限于这些示例实施例，附图中：

图1说明根据本发明的示例性实施例用于感测存储器单元的内容的感测电路。

图2说明根据本发明的另一示例性实施例用于感测存储器单元的内容的感测电路。

图3a说明根据本发明的示例性实施例在感测存储器单元的内容的第一步骤中的等效电路。

图3b说明根据本发明的示例性实施例在感测存储器单元的内容的第二步骤中的等效电路。

图3c说明根据本发明的示例性实施例在感测存储器单元的内容的第三步骤中的等效电路。

图3d说明根据本发明的示例性实施例在感测存储器单元的内容的第三步骤中的等效电路。

图4说明用于感测存储器单元的内容的常规的感测电路。

具体实施方式

图中的描述是示意性的。在不同附图中，为相似或相同的元素提供相同的参考标记。

图4说明常规的感测电路，即感测放大器。感测电路400包括存储器单元401，存储器单元401包括三个晶体管411、412和413。感测电路400还包括共源共栅电路420，包括两个晶体管421、422。晶体管421、422串联耦接，并且n沟道共源共栅晶体管422的源极耦接至存储器单元410的晶体管411的漏极。

为了感测存储器单元410的数值，感测在共源共栅晶体管422的漏极中流动的电流。向共源共栅电路420施加偏压，并且晶体管422的偏置电压设置存储器单元的漏极电压，因而电流流动。该数值受到对于存储器阵列中的所有感测放大器共用的偏置产生器的控制。采用该电路，可以将存储器单元410的漏极电压设置为针对每一次数据数值确定可重复的数值。

利用数个晶体管431、432、433和434，将高阻抗节点440预充电至正电源，并且从正电源设置参考电流源。感测电路还包括放大器单元450，典型为反相器。在存储器电流小至可忽略的情形下，如果电流流入存储器单元410，则高阻抗节点440或测试节点保持为高。在存储器单元410中的电流比参考电流大的情形下，测试节点440变为低。如果测试节点440变为低，则存在着与参考电流相等的剩余电流流失，该剩余电流流失存在直至以某种方式禁用单元410。这可以通过附加的晶体管435来实现，该晶体管435可以设置用于禁用存储器单元。

还存在着流经放大器单元450的某种电流流动，用于感测测试节点440上的电压。由于反相器450的输入经过电源电压一半附近的区域，将存在着流经反相器450的电流，如果测试节点440的电压改变缓慢，则该电流可能是明显的，并且可能具有明显的持续时间。如果存储器单元410保持为高，在存储器单元410为新的情形下，可能存在着可忽略的电流流失。如果存储器单元更接近其寿命结束，可能存在着小电流流动，尽管比参考电流小。该感测电路包括附加的反相器460，按照常规的纯逻辑功能动作。

图1说明本发明的实施例的示意图。感测电路100包括具有两个输入和一个输出的逻辑门102。第一输入与参考信号105耦接。例如，这可以是通过时钟产生单元(未示出)提供的时钟信号。第二输入耦接至与存储器单元101相连接的感测节点103。逻辑门102将表示在存储器单元101中存储的信息的逻辑二进制数值与参考信号105相比较，并按照由逻辑门102提供的逻辑功能根据这两个信号产生输出。感测电路100还包括反馈回路104，该反馈回路将逻辑门102的输出与第二输入耦接。该反馈回路104可以耦接至负电源电压并且包括开关，例如晶体管，具体为FET。采用反馈回路104，有可能在感测存储器单元101的内容期间将感测节点103处的电位保持为恒定值。优选地，反馈回路104可以是数字反馈回路。可以提供反馈，使得在感测节点103已经确定表示逻辑值“1”或“0”时，反馈该逻辑状态，并且切换感测节点配置，使得在将逻辑值保持在静态锁存配置中的同时没有电流流动。

图2说明根据本发明的感测电路200的实施例。该逻辑电路包括图中未示出的存储器单元，该存储器单元由电流源201来模拟。

电路200还包括具有两个输入和输出的逻辑门202。通过第一输入，逻辑门202与参考信号205相连接，该参考信号是时钟信号。时钟信号的高数值等同于正电源电压VDD，而时钟信号的低数值等同于负电源电压VSS。第二输入连接至感测节点203。逻辑门202的输出通过反馈回路204与感测节点203和逻辑门202的第二输入之间的连接相连接。逻辑门202是NOR门，该逻辑门也可以通过不同的逻辑门实现，例如NAND门。

感测电路还包括共源共栅电路，包括与感测节点串联耦接的两个晶体管206、207。通过晶体管214馈送至感测节点的预充电时钟信号，对感测节点预充电。预充电时钟信号切换晶体管214，使得感测节点203预充电至正电源电压VDD。

感测电路还包括其栅极连接至存储器单元并且其漏极连接至晶体管206的源极的晶体管215。逻辑门202的输出连接至包括第二逻辑门211和反相器212的另一个逻辑块210。逻辑块210按照常规的纯逻辑功能动作。由于相同的目的，逻辑门202的输出进一步连接至反相器213，反相器213的输出是输出信号。

反馈回路204包括晶体管204a，晶体管204a的漏极与感测节点203和逻辑门202之间的连接相耦接，晶体管204a的源极与负电源电压相耦接。逻辑门202的输出与晶体管204a的栅极相耦接。

逻辑块210的输出采用反馈回路208与感测节点203和晶体管206之间的连接相耦接。反馈回路208包括其栅极与逻辑块210的输出相耦接的晶体管208a。晶体管208a作为开关，使得可以分别闭合或断开感测节点与晶体管206和存储器单元之间的连接。

逻辑门202的输出进一步采用反馈回路209与晶体管207或感测节点203分别与正电源电压VDD之间的连接相耦接。反馈回路209包括其栅极与逻辑门202的输出相耦接的晶体管209a。晶体管209a作为开关，使得可以根据逻辑门202的输出，闭合或断开晶体管207或感测节点203分别与正电源电压VDD之间的连接。

采用第一反馈回路204，感测节点203和逻辑门202配置为锁存器，使得一旦已经在存储器单元中进行确定，就保持所确定的数据数值。晶体管204a可以根据逻辑门202的输出，将感测节点203与负电源电压相耦接。

采用反馈回路204和209，感测节点203和逻辑门202配置为锁存器。按照阻止所有的电流流动的方式执行锁存感测节点203的动作。因而，存储器单元以及相应的整个存储器阵列一旦读取就可以保留在该状态，而没有进一步的电流流动。

采用反馈回路208，感测节点可以从存储器单元断开。因而，在进行有关存储器单元的数值的确定的同时防止逻辑门202具有任何明显的短路电流。在感测节点已经达到给出在逻辑门202中进行确定的清楚可能性的电压时，使能逻辑门202，因而为短路电流给出了最少的时间。在图3a中，示出了根据本发明的简化感测电路的等效电路。感测电路包括感测节点303，该感测节点耦接至逻辑门302，并通过n沟道晶体管308耦接至存储器单元301。电流320是用于在质询存储器单元时与存储器单元中流动的电流相比较的参考电流值。通过允许电流流经存储器而读取存储器。电流值取决于电荷的存储数值，以及相应的存储器晶体管的有效阈值。为了建立1或0状态，将该电流与参考电流320相比较。如果存储器电流大于电流320，则感测节点303放电至低状态。如果存储器单元电流小于电流320，则感测节点303在预充电后保持为高。逻辑门302在等待确定结果显现之后感测该结果。电流320是名义的“1”电流的50％，利用电流镜来设置。实际上，设置该电流的偏置电压对于所有的感测放大器是共同的，因而是低开销的(1ow overhead)。也可以断开针对偏置电压的参考电路，即针对晶体管206、207的参考电路，使得在存储器没有活动时基本上没有电流流失。

在第一步骤中，两个时钟信号相继地激活为低。在时钟信号205为高的同时，时钟信号214短时间段地变为低。这将感测节点303预充电至接近正电源电压VDD，但用作逻辑门的NOR门302保持为禁止，使得没有电流流动。第一反馈回路204中的开关304a保持断开，第二反馈回路208和第三反馈回路309中的开关308a、309a保持闭合。

在图3b的第二步骤中，关断预充电，即开关314断开，感测节点根据来自存储器单元的电流的强度或者移动至高，或者移动至低。保留短延迟，以允许感测节点303接近正电源电压VDD或接近负电源电压VSS，使得在使能逻辑门302时快速进行确定。并且，由于逻辑门在此时禁用，感测节点303缓慢移动经过中间电源电压范围，因此短路电流不明显。如果存储器单元的感测数值为“0”，则感测节点303的电位接近正电源电压，如果感测数值为“1”，则感测节点303的电位接近负电源电压。

在图3c中示出了进一步的步骤。当感测节点303已经具有足够的时间移动至有效的低状态或保持为高时，参考信号或时钟信号205变为低，并释放逻辑门302。因此，逻辑门302的第一输入与负电源电压VSS相耦接。现在，逻辑门302可以进行快速确定，使得最少的短路电流通过逻辑门。在该阶段结束时，由逻辑门302的输出驱动的开关锁存感测节点302的状态，使得即使存储器单元201从感测电路断开，也保持该状态。

在这种情形下，存储器单元的数值是“1”。因此，开关304a和308a闭合，并将感测节点303拉至接近负电源电压VSS。开关309a断开。

在图3d中，存储器单元的数值是“0”。因此，开关304a和308a断开。开关309a闭合，因此感测节点303保持接近正电源电压VDD。

尽管存储器单元301连接至感测电路，反馈开关也禁止不希望的电流流经存储器单元。如果存储器单元处于“0”状态但趋于其工作寿命结束，则可能发生后者的情形，在可能时将存在着小电流。代替地如果许多放大器并联，这将是明显的电流流失。

应当注意，术语“包括”不排除其他元件或特征，“一个”不排除多个。结合不同的实施例描述的元件也可以组合。还应当注意，权利要求中的附图标记不应解释成限制权利要求的范围。

Claims (11)

1.一种感测电路（200），用于感测存储器单元（201）的内容，所述感测电路包括：

感测节点（203），可连接至存储器单元(201)，使得在感测节点（203）处可以获得表示存储器单元（201）的内容的信号，其中所述感测节点(203)在串联设置的第一和第二级联晶体管（206，207）之间，并且级联晶体管（206，207）的串联结构与存储器单元（201）相连，

其特征在于所述电路包括：

逻辑门（202），具有第一输入、第二输入和输出，其中向第一输入提供参考信号（205），其中感测节点（203）与第二输入耦接，

第一反馈回路（204），用于将逻辑门（202）的输出耦接至逻辑门（202）的第二输入，使得在感测存储器单元（101）的内容期间，感测节点（203）处的电位保持为从逻辑门（202）的输出电压得出的恒定值,以及

开关（208a），用于控制感测节点（203）和存储器单元（201）之间的连接，所述开关（208a）与第一和第二级联晶体管串联；以及

第二反馈回路（208），第二反馈回路（208）提供取决于在逻辑门（202）的输出处提供的信号的信号，用于控制所述开关（208a），使得逻辑门（202）可从存储器单元（201）断开。

2.根据权利要求1所述的感测电路（200），其中所述第一反馈回路（204）包括通过在逻辑门（202）的输出处提供的信号可切换的开关（204a）。

3.根据权利要求1所述的感测电路（200），其中逻辑门（202）包括NOR门。

4.根据权利要求1所述的感测电路（200），包括另一个逻辑块（210），其中逻辑门（202）的输出连接至所述另一个逻辑块（210）的输入，所述另一个逻辑块（210）的输出采用第二反馈回路（208）与感测节点（203）和第一级联晶体管（206）之间的连接相耦接。

5.根据权利要求1所述的感测电路（200），其中参考信号（205）是控制其中感测存储器单元（201）的内容期间的时间间隔的时钟信号。

6.根据权利要求1所述的感测电路（200），适合作为感测放大器用于放大感测的信号。

7.根据权利要求1所述的感测电路（200），适合作为级联放大器。

8.根据权利要求1所述的感测电路（200），还包括第三反馈回路（209），第三反馈回路（209）将逻辑门（202）的输出耦接至感测节点（203）和电源电压（VDD）之间的连接。

9.根据权利要求8所述的感测电路（200），其中第三反馈回路（209）包括通过在逻辑门（202）的输出处提供的信号可切换的开关（209a）。

10.一种感测存储器单元（201）的内容的方法，所述方法包括：

向感测节点（203）提供表示存储器单元的内容的信号，其中所述感测节点(203)在串联设置的第一和第二级联晶体管（206，207）之间，并且级联晶体管（206，207）的串联结构与存储器单元（201）相连;

其特征在于所述方法包括：

向逻辑门（202）的第一输入提供参考信号（205），

将感测节点（203）耦接至逻辑门（202）的第二输入，

使用第一反馈回路（204）将逻辑门（202）的输出耦接至逻辑门（202）的第二输入，使得在感测存储器单元（201）的内容期间，感测节点（203）处的电位保持为从逻辑门（202）的输出电压得出的恒定值；

使用第二反馈回路（208）控制感测节点（203）和存储器单元（201）之间的连接，所述第二反馈回路（208）提供取决于在逻辑门（202）的输出处提供的信号的信号，用于控制所述连接，使得逻辑门（202）可从存储器单元（201）断开。

11.根据权利要求10所述的方法，还包括在感测存储器单元（101）的内容之前对感测节点（103）预充电。

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