CN102104557A

CN102104557A - 基带电路及其应用方法

Info

Publication number: CN102104557A
Application number: CN2009102004186A
Authority: CN
Inventors: 邹洁; 黄武; 缪春波; 商群峰
Original assignee: Alcatel Lucent Shanghai Bell Co Ltd
Current assignee: Nokia Shanghai Bell Co Ltd
Priority date: 2009-12-18
Filing date: 2009-12-18
Publication date: 2011-06-22

Abstract

公开了一种基带电路及其应用方法。该基带电路包括用于进行基带部分的层1处理的子板；以及包括CPU的母板，用于进行基带部分的层2和层3处理，其中，子板通过PCI-E接口连接到母板。通过以上的技术方案，由于采用了可热插拔的PCI-E，使得可以通过更换子板来改变eNodeB的基带部分，使eNodeB的升级和改动变得非常方便和灵活。

Description

基带电路及其应用方法

技术领域

本发明的实施方式大致涉及基带电路，更具体地，涉及基带电路及其应用方法。

背景技术

目前传统的增强型基站(eNodeB)平台都由专门定制的印制电路板(PCB)板搭建而成，PCB上集成了数字信号处理器(DSP)、现场可编程门阵列(FPGA)、CPU、内存以及硬盘等设备。其设计、调试和生产都需要比较长的周期，因此花费较大。而且这种定制的PCB板，各个器件都是通过焊接固定在板上的，升级和改动困难。

发明内容

本发明的实施方式公开了一种基带电路及其应用方法，以解决上述问题。

根据本发明的一方面，公开了一种基带电路，包括：用于进行基带部分的层1处理的子板；以及包括CPU的母板，用于进行基带部分的层2和层3处理，其中，所述子板通过PCI-E接口连接到所述母板。

根据本发明的另一方面，公开了一种基带电路启动方法，用于启动上述基带电路，所述方法包括：对母板上电，并配置所述母板上的PCI-E设备；以及对子板上电，并配置所述子板的PCI-E设备。

根据本发明的再一方面，公开了一种基带电路时钟同步方法，用于对上述基带电路进行时钟同步，所述方法包括：子板获取基准时钟，并根据所述基准时钟得到多种时钟信号；子板根据得到的多种时钟信号与母板进行时钟同步；子板根据得到的多种时钟信号对自身的设备进行时钟同步。

通过以上的技术方案，由于采用了可热插拔的PCI-E，使得可以通过更换子板来改变eNodeB的基带部分，使eNodeB的升级和改动变得非常方便和灵活。

附图说明

结合附图对本发明的实施方式进行详细的描述，可更好地理解本发明，其中：

图1示出了根据本发明实施方式的基带电路的方框图；

图2示出了根据本发明实施方式的基带电路启动方法的流程图；

图3示出了根据本发明实施方式的基带电路时钟同步方法的流程图；

图4示出了根据本发明实施方式，地址寄存器为64位时MSI能力寄存器的格式示意图；

图5示出了根据本发明实施方式，地址寄存器为32位时MSI能力寄存器的格式示意图；

图6示出了根据本发明实施方式，图4和图5中消息控制寄存器的格式示意图。

具体实施方式

下面参照附图对本发明的优选实施例进行详细说明，在描述过程中省略了对于本发明来说是不必要的细节和功能，以防止对本发明的理解造成混淆。

本发明的实施方式提出了一种基带电路，包括用于进行基带部分的层1(L1)处理的子板110，以及包括CPU 121的母板120，用于进行基带部分的层2(L2)和层3(L3)处理，其中，子板110通过PCI-E接口连接到母板120。这里的CPU 121可以是Intel系列的CPU，也可以是AMD系列的CPU。子板110可通过光纤接口以光连接的形式(如，通过通用公共无线接口(CPRI))与射频电路(未示出)通信。

其中，子板110还包括数字信号处理器(DSP)111和FPGA 112，用于进行基带上下行数据处理。PCI-E开关113实现子板110与母板120间的通信。

母板120还包括包含南桥122和北桥123的芯片组124，通过前端总线(FSB)与CPU 121相连，并代表CPU 121启动PCI-E的事务，访问存储器(如，DDR 125，硬碟126等)等。母板还可以包括图形卡槽127、内部时钟128和母板120上集成的其它设备129。特别地，母板120是计算机(如，个人计算机(PC))的主板。

子板110上的FPGA 112从外部全球定位系统(GPS)(未示出)获取基准时钟，并通过自身带有的锁相环得到各种时钟信号，如，10毫秒时钟、1毫秒时钟、正交频分复用(OFDM)符号时钟、DSP工作时钟、SFN维护时钟等。

子板110还包括用于保存DSP 111和FPGA 112工作时所需数据的存储器，如双倍数据速率存储器(DDR)114。

可以采用Linux作为本发明实施方式中基带电路平台的操作系统。Linux2.6.9及其后续版本已经支持PCI-E热插拔。当然，也可以使用其它支持PCI-E热插拔的操作系统

L2和L3的功能位于CPU 121(在本示例中，假设为Intel系列CPU)上。可以通过多个Linux进程来实现它们的功能。L2和L3之间可采用Linux的进程间通讯方式通讯。

L2和L3通过系统调用，比如open、read、write和ioctl命令来和子板上的L1进行数据发送和接收。

由于使用了通用器件以及使用便于编程和驱动开发的Linux作为操作系统，包括本发明实施方式所提出的基带电路的基站设备便于搭建，开发，使用，调试，维护甚至升级，因为采用的都是插拔式器件和模块加载式的驱动。与传统eNodeB平台相比，冗余的板内和板间接口更少。

虽然上面以分离的功能模块的形式描述了本发明实施例的基带电路，但是图1示出的每一个组件在实际应用中可以用多个器件实现，示出的多个组件在实际应用中也可以集成在一块芯片或一个设备中。该基带电路也可包括用于其它目的的任何单元和装置。

现参考图2和图3的流程图对图1所示的基带电路的各种功能以及基带电路的各组件之间的连接关系和通信方法进行详细描述。

图2示出了基带部分的启动过程。

在步骤210中，首先对母板120上电。

在图1所示的架构中，将母板120上的北桥123作为PCI-E根复合体，代表CPU 121启动PCI-E事务，访问主存储器等。根复合体内提供中央资源：热插拔控制器、电源管理控制器、中断控制器、错误检测和报告逻辑等。PCI-E子板上的DSP 111和FPGA 112是通过母板120来供电，只有母板120上电之后它们才有供电。

CPU 121中的BIOS开始对母板120的PCI-E配置空间进行配置，再扫描总线探测PCI-E端点；如扫描到端点读取端点配置空间中指定的地址范围，由此编址并配置PCI-E开关和端点配置空间

在步骤220中，对子板110的FPGA 112上电。

FPGA 112可从外部的闪存加载并进行初始化。初试化过程中对FPGA 112的PCI-E配置空间进行设置，配置好地址范围，等待CPU 121通过根复合体的配置。

在步骤230中，对子板110的DSP 111上电。

通过联合测试行动组(JTAG)接口加载(或者从CPU 121通过串行快速接口(sRIO)或以太网(Ethernet)加载软件)，并进行初始化。与FPGA 112相仿，在配置空间中设定好PCI-E寻址的范围，等待根复合体的配置。

以上步骤220和230也可以是同时进行，或首先进行步骤230的操作。

一般地，FPGA 112加载和初始化速度比较快，能在BIOS扫描之前结束，而DSP 111加载和初始化速度远比BIOS扫描PCI-E端点的速度慢。这种情况下，上电后通过BIOS，母板120的PCI-E发现不了DSP111。有两种方法解决这个问题：第一，在DSP初始化结束之后，通过不断电重启母板120，让BIOS重新扫描发现并配置所有PCI-E设备；第二种方法是通过母板120上的应用程序在预定时间内周期性地调用内核PCI-E扫描配置功能，来发现并配置DSP 111。

另外，PCI-E设备支持热插拔和即插即用。即，PCI-E型的子板110可以在母板120上电之后再插入PCI-E插槽。这种情况下，热插拔中断消息将传递到根复合体，使软件能检测到热插拔时间。其后的启动过程同上所述。

图3示出了基带电路中基带时钟的同步方法。

步骤310中，FPGA 112从外部(例如，通过与外部GPS通信)获取基准时钟，并通过锁相环分频或倍频得到多种时钟信号，包括10毫秒时钟、1毫秒时钟、OFDM符号时钟、DSP工作时钟、单频网(SFN)维护时钟。

在步骤320中，FPGA 112根据该多种时钟信号与DSP 111进行时钟同步。

FPGA 112与DSP 111之间有GPIO接口，可以将多种时钟信号通过通用输入输出(GPIO)接口输出到DSP 111。DSP 111内的GPIO模块在检测到接口上的下降沿时，将触发一个中断信号。相应的中断处理函数将触发需要按照该时钟工作的事务。

在步骤330中，FPGA 112根据该多种时钟信号与CPU 121进行时钟同步。

FPGA 112通过PCI-E输出时钟信号到CPU 121。

PCI-E协议提供对多种事务的处理，包括读事务、写事务、锁定存储器事务、非转发事务以及消息事务。在PCI-E系统中，端点设备可以通过两种带内途径提交中断请求给CPU 121。一种是通过存储器写事务来完成的消息信号中断(MSI)，另一种则通过消息事务向根复合体提交中断请求。纯粹的PCI-E设备必须使用前一种消息信号中断来提交中断。这里FPGA 112就将使用这种方式。

根据PCI-E协议：每个PCI-E设备在其配置空间中设有一个MSI能力寄存器组。根据地址寄存器为64位或32位，分为图4和图5两种格式，其中，图4示出了64位地址寄存器时MSI能力寄存器的格式，图5示出了32位地址寄存器时MSI能力寄存器的格式。其中，能力ID为05h表示该能力寄存器为MSI能力寄存器。

图6示出了图4和图5中消息控制寄存器的格式，其中

多消息能力：表示设备希望CPU 121分配给它的消息条数。FPGA112设置多消息能力为n，消息条数为2ⁿ，其中2ⁿ＞＝FPGA所需时钟中断信号数量。

多消息使能：CPU 121读到以上多消息能力字段以后，实际分配给设备的消息条数。

地址寄存器：CPU 121为设备分配的MSI的目标存储器地址。地址为64位还是32位取决于控制寄存器中64位地址字段。

数据寄存器：当CPU 121分配给设备消息后，将在这个字段写入一个16位的值。当设备启动一个MSI，它将向消息地址寄存器写入一个32位数据(高16位为0，低16位为数据寄存器内的值)。如果CPU 121在多消息使能字段中分配给设备多个消息，则设备将修改数据寄存器的低位给不同的消息使用。

PCI-E提供了传递同步信号的通道。在此基础上，源端FPGA 112和接收端CPU 121还需要同步协议，使得PCI-E信号具有时钟同步的功能。

CPU 121需要FPGA 112提供三种时钟同步信号。因而，FPGA 112总共需要向CPU 121提供10ms、1ms和SFN同步3种同步信号的中断。多消息使能n设置为2，因为2²＝4＞3。将多消息能力字段设为010b。CPU 121将多消息使能同样设为010b满足FPGA 112的需求。

CPU 121给FPGA 112设定地址寄存器，如0x10000000h；设定数据寄存器，如0x00000100h。因为需要多消息使能为010b。所以CPU 121跟FPGA 112约定目标寄存器0x10000000h被FPGA 112通过写事务进行写操作时，表示可能有4个MSI中的一个发生。到底时那个中断信号需要通过数据寄存器的值来约定。如FPGA 112触发3种不同MSI时，将给在CPU 121寄存器0x10000000h中，置入0x00000100h，0x00000101h，0x00000110h。如：0x00000100表示10毫秒的MSI；0x00000101表示1毫秒的MSI；而0x00000110表示SFN的MSI。在CPU 121端在读到0x00000100时表示收到10毫秒的同步信号；0x00000101表示1毫秒的同步信号；而0x00000110表示SFN的同步信号。到此，CPU 121端的功能都是在PCI-E驱动程序中完成的。

同步信号的源端FPGA 112需要在应用层检测时钟同步信号的下降和上升沿，由此产生MSI消息。

同步信号的接收端CPU 121需要在收到并解析出不同的同步信号之后，驱动程序需要通过Linux内核给上层应用产生一个中断。上层应用需要定义相应的中断处理函数，用来触发那些等待同步信号的事务。

在步骤340中，进行基带内的单频网(SFN)同步

相对于10毫秒和1毫秒的时钟同步，SFN同步有些许不同。SFN是系统帧号。它每隔10毫秒递增1，范围从0～4095。超出4095后回0反复。因此，SFN同步除了需要同步步进时钟10毫秒，还需要同步SFN的值。

步进时钟的同步如上，值的同步则需要通过PCI-E读事务来完成。CPU 121在上述对MSI的处理中，读到数据寄存器值为0x00000110h时，PCI-E驱动程序产生中断，在应用层中断处理中，将触发驱动程序产生读事务，在事先约定的FPGA 112地址读取SFN的数值。

整个SFN的同步过程：1)SFN初值是通过FPGA 112得到的，它总与空中10毫秒帧间隔对齐并且经过GPS校准。FPGA 112将SFN初值发送给CPU 121，再由CPU 121通过PCI-E写事务传输到其它FPGA 112和DSP 111。2)FPGA 112将以固定间隔10ms提供中断给CPU 121、DSP111和其它FPGA 112进行SFN维护，也就是累加。3)CPU 121在经过固定间隔后，如1秒，将和其它FPGA 112和DSP 111进行SFN的校验。4)CPU 121中的层二和层三间的SFN同步变为核内数据交互。

本领域技术人员应该很容易认识到，可以通过编程计算机实现上述方法的不同步骤。在此，一些实施方式同样包括机器可读或计算机可读的程序存储设备(如，数字数据存储介质)以及编码机器可执行或计算机可执行的程序指令，其中，该指令执行上述方法的一些或全部步骤。例如，程序存储设备可以是数字存储器、磁存储介质(如磁盘和磁带)、硬件或光可读数字数据存储介质。实施方式同样包括执行上述方法的所述步骤的编程计算机。

描述和附图仅示出本发明的原理。因此应该意识到，本领域技术人员能够建议不同的结构，虽然这些不同的结构未在此处明确描述或示出，但体现了本发明的原理并包括在其精神和范围之内。此外，所有此处提到的示例明确地主要只用于教学目的以帮助读者理解本发明的原理以及发明人所贡献的促进本领域的构思，并应被解释为不是对这些特定提到的示例和条件的限制。此外，此处所有提到本发明的原则、方面和实施方式的陈述及其特定的示例包含其等同物在内。

上面的描述仅用于实现本发明的实施方式，本领域的技术人员应该理解，在不脱离本发明的范围的任何修改或局部替换，均应该属于本发明的权利要求来限定的范围，因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims

1.一种基带电路，包括：

用于进行基带部分的层1处理的子板；以及

包括CPU的母板，用于进行基带部分的层2和层3处理，

其中，所述子板通过PCI-E接口连接到所述母板。

2.根据权利要求1所述的基带电路，所述子板包括：

用于进行基带上下行数据处理的的DSP和FPGA；以及

实现所述子板与母板间通信的PCI-E开关。

3.根据权利要求1所述基带电路，其中，所述FPGA包括锁相环电路部分，用于根据外界的GPS获取各种时钟信号。

4.根据权利要求1所述的基带电路，其中，所述母板是计算机的主板。

5.一种基带电路启动方法，用于启动根据权利要求1至4中任一项所述的基带电路，所述方法包括：

对母板上电，并配置所述母板上的PCI-E设备；以及

对子板上电，并配置所述子板的PCI-E设备。

6.根据权利要求5所述的方法，其中，对子板上电，并配置所述子板的PCI-E设备包括：

从对FPGA上电，并配置所述FPGA的PCI-E配置空间；以及

对DSP上电，并配置所述DSP的PCI-E配置空间。

7.根据权利要求6所述的上电方法，包括：

若所述母板的PCI-E在上电后没有发现所述DSP，不断电重启所述母板，重新扫描并配置所有的PCI-E设备，直到找到所述DSP。

8.根据权利要求6所述的上电方法，包括：

若所述母板的PCI-E在上电后没有发现所述DSP，通过所述母板上的应用程序在预定时间内周期性地调用内核PCI-E扫描配置功能，来发现并配置所述DSP。

9.一种基带电路时钟同步方法，用于对根据权利要求1至4中任意一项所述的基带电路进行时钟同步，所述方法包括：

子板获取基准时钟，并根据所述基准时钟得到多种时钟信号；

子板根据得到的多种时钟信号与母板进行时钟同步；

子板根据得到的多种时钟信号对自身的设备进行时钟同步。

10.根据权利要求9所述的时钟同步方法，所述子板获取基准时钟，并根据所述基准时钟得到多种时钟信号包括：

所述子板中的FPGA从外部GPS获取所述基准时钟，并通过自身的锁相环电路得到所述多种时钟信号。

11.根据权利要求10所述的时钟同步方法，所述子板根据得到的多种时钟信号与母板进行时钟同步包括：

所述FPGA通过PCI-E将所述多种时钟信号中的一些输出到所述母板中的CPU；

所述CPU接收并解析所述多种时钟信号中的一些，并使用根据解析出的时钟信号触发相应的事务。

12.根据权利要求10所述的时钟同步方法，所述子板根据得到的多种时钟信号对自身的设备进行时钟同步包括：

所述FPGA通过GPIO接口将所述多种时钟信号发送到所述子板中的DSP；

所述DSP触发与所述多种时钟信号中的一种相对应的事务。

13.根据权利要求10所述的时钟同步方法，还包括：

所述FPGA获取SFN初值，并将其发送给所述母板中的CPU；

所述FPGA向所述CPU、所述子板中的DSP和其它FPGA提供间隔10ms的中断；

经过固定间隔后，所述CPU与所述子板中的DSP和其它FPGA进行SFN的校验；以及

所述CPU中层2和层3间的SFN同步变成核内数据交互。