CN102055446B - 功率晶体管的驱动电路 - Google Patents
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Abstract
一种功率晶体管的驱动电路，其包含一第一开关、一第二开关、一第三开关与一第四开关。该第一开关连接于一第一节点、一第二节点与一第一电源端，且该第一电源端提供一第一电压。该第二开关连接于该第一节点、该第二节点与一第一地端。该第三开关连接于该第二节点、一第三节点与该第一电源端。该第四开关连接于该第二节点、该第三节点与一第二地端。一功率晶体管连接于该第三节点，且一脉宽调变信号自该第一节点输入。该脉宽调变信号具有一第二电压，且该第二电压小于该第一电压。
Description
技术领域
本发明关于一种功率晶体管的驱动电路，尤指一种可有效降低功率晶体管的导通损失(conduction loss)与交换损失(switching loss)的驱动电路。
背景技术
请参阅图1，图1为公知升压(boost)电路1的示意图。公知升压电路1包含电感(inductor)10、萧特基二极管(Schottky diode)12、负载(loading)14、脉宽调变(Pulse Width Modulation，PWM)信号产生单元16以及功率晶体管(power MOSFET)18，其中上述组件的连接关系如图1所绘示，且其作用原理可由公知技艺的人轻易达成，在此不再赘述。
如图1所示，当负载14为重载架构时，功率晶体管18需选用大功率规格，以达到驱动重载所需的高电压。然而，由于所选用的功率晶体管18需能耐高压，所以其内部的导通电阻(drain-sourceon-state resistance，Rds(on))与寄生电容都很大，使得功率转换时的导通损失与交换损失将会变得很大。在功率损失变大的情况下，转换效率也会随之变差。
此外，美国专利公告第7,459,945号(以下简称’945专利)在功率晶体管与PWM信号之间设置一个栅极驱动电路(gate driving circuit)，以增加功率晶体管的驱动能力且降低损失。’945专利所公开的栅极驱动电路主要包含一个切换控制电路(switching control circuit)、四个切换开关、四个萧特基二极管以及一个电感。’945专利是由切换控制电路分别控制四个切换开关，以对电感充放电。换言之，’945专利需设有切换控制电路(作为时序控制之用)以及电感(作为储能之用)，才能达到改善功率晶体管的转换效率。然而，切换控制电路与电感的设置，将会增加电路设计的面积，且电感在充放电过程中，将会产生电磁波的干扰效应。
发明内容
因此，本发明的目的之一在于提供一种功率晶体管的驱动电路，其设置在PWM信号产生单元与功率晶体管之间，可有效降低功率晶体管的导通损失与交换损失，以解决上述问题。
根据一实施例，本发明的功率晶体管的驱动电路包含一第一开关、一第二开关、一第三开关与一第四开关。该第一开关连接于一第一节点、一第二节点与一第一电源端，且该第一电源端提供一第一电压。该第二开关连接于该第一节点、该第二节点与一第一地端。该第三开关连接于该第二节点、一第三节点与该第一电源端。该第四开关连接于该第二节点、该第三节点与一第二地端。
于此实施例中，一功率晶体管连接于该第三节点，且一脉宽调变信号自该第一节点输入。该脉宽调变信号具有一第二电压，且该第二电压小于该第一电压。当该脉宽调变信号为高准位时，即截止该第一开关与该第四开关，且导通该第二开关与该第三开关，而该第一电压经由该第三开关与该第三节点输出，以导通该功率晶体管。另一方面，当该脉宽调变信号为低准位时，即导通该第一开关与该第四开关，且截止该第二开关与该第三开关，而该功率晶体管经由该第四开关对该第二地端放电。
关于本发明的优点与精神可以藉由以下的发明详述及所附图式得到进一步的了解。
附图说明
图1为公知升压电路的示意图。
图2为根据本发明一实施例的驱动电路的示意图。
图3为各个信号在驱动电路中的操作波形的时序图。
图4为在功率晶体管的栅极端的脉波信号的仿真波形图。
图5为本发明的驱动电路应用于升压电路的示意图。
图6为本发明的驱动电路应用于LED背光驱动电路的示意图。
具体实施方式
请参阅图2，图2为根据本发明一实施例的驱动电路30的示意图。如图2所示，驱动电路30连接于PWM信号产生单元32与功率晶体管34之间。驱动电路30包含第一开关300、第二开关302、第三开关304与第四开关306。于此实施例中，第一开关300与第三开关304可为P型晶体管，且第二开关302与第四开关306可为N型晶体管。换言之，第一开关300与第二开关302构成一个反向器(inverter)，且第三开关304与第四开关306亦构成一个反向器。
第一开关300的栅极G1连接于第一节点N1，源极S1连接于第二节点N2，且漏极D1连接于第一电源端VDD。第二开关302的栅极G2连接于第一节点N1，漏极D2连接于第二节点N2，且源极S2连接于第一地端GND1。第三开关304的栅极G3连接于第二节点N2，源极S3连接于第三节点N3，且漏极D3连接于第一电源端VDD。第四开关306的栅极G4连接于第二节点N2，漏极D4连接于第三节点N3，且源极S4连接于第二地端GND2。
于此实施例中，功率晶体管34亦为N型晶体管。功率晶体管34的栅极G5连接于第三节点N3，漏极D5连接于第二电源端VCC，且源极S5连接于第三地端GND3。此外，PWM信号产生单元32连接于第一节点N1，因此PWM信号产生单元32产生的PWM信号自第一节点N1输入驱动电路30。
请参阅图3，图3为各个信号在驱动电路30中的操作波形的时序图。在时间t1至t2，自第一节点N1输入的PWM信号为高准位，此时，截止第一开关300，且导通第二开关302，使得PWM信号自第二节点N2输出时为低准位。由于在第二节点N2得到低准位，所以导通第三开关304，且截止第四开关306，使得PWM信号自第三节点N 3输出时为高准位。此时，第一电源端VDD所提供的第一电压会经由第三开关304与第三节点N3输出，以导通功率晶体管34。
于此实施例中，第一电源端VDD所提供的第一电压(例如5伏特)设定为大于PWM信号的第二电压(例如3.3伏特)，藉此，本发明的驱动电路30可将PWM信号的输出脉波予以放大，使功率晶体管34的栅源极电压(gate-to-source voltage，VCS)变大。因此，在功率晶体管34通道内的导电载子会增加(可想象成通道深度也增加)，使得电导增加或相当于电阻减少，进而降低导通损失，提升转换效率。需说明的是，第一电压只要设定比第二电压大即可，不以上述的5伏特与3.3伏特为限，可根据实际应用而决定。
在时间t2至t3，自第一节点N1输入的PWM信号为低准位，此时，导通第一开关300，且截止第二开关302，使得PWM信号自第二节点N2输出时为高准位。由于在第二节点N2得到高准位，所以截止第三开关304，且导通第四开关306，使得PWM信号自第三节点N3输出时为低准位。此时，功率晶体管34即可经由第四开关306对第二地端GND2放电。
以上是针对PWM信号在一个周期内为高准位与低准位时的说明，后续的作用原理可依此类推，在此不再赘述。
请参阅图4，图4为在功率晶体管34的栅极G5端的脉波信号的仿真波形图。如图4所示，实线A表示应用本发明的驱动电路30后的仿真波形，而虚线B表示应用本发明的驱动电路30前的仿真波形。明显地，本发明的驱动电路30可减少功率晶体管34中的寄生电容的充放电时间，其中放电路径即为经由第四开关306对第二地端GND2进行放电。因此，可以降低交换损失，使得在功率晶体管34的栅极G5端的脉波信号呈现更为完整的方波，如图4所绘示的实线A。
请参阅图5，图5为本发明的驱动电路30应用于升压电路3的示意图。升压电路3包含驱动电路30、PWM信号产生单元32、功率晶体管34、电感36、萧特基二极管38以及负载40，其中负载40为重载架构。如图5所示，驱动电路30连接于PWM信号产生单元32与功率晶体管34之间，其作用原理如上所述，在此不再赘述。此外，上述其它组件的连接关系如图5所绘示，且其作用原理可由公知技艺的人轻易达成，在此亦不再赘述。
请参阅图6，图6为本发明的驱动电路30应用于LED背光驱动电路5的示意图。LED背光驱动电路5包含驱动电路30、PWM信号产生单元32、功率晶体管34、电感36、萧特基二极管38、多个LED背光模组50以及电流匹配单元52，其中多个LED背光模组50为多串多并的架构，相当于图5中的负载40。如图6所示，驱动电路30连接于PWM信号产生单元32与功率晶体管34之间，其作用原理如上所述，在此不再赘述。此外，上述其它组件的连接关系如图6所绘示，且其作用原理可由公知技艺的人轻易达成，在此亦不再赘述。
虽然图2所绘示的驱动电路30是利用两个反向器来降低功率晶体管34的导通损失与交换损失，但本发明并不以两个反向器为限。如果PWM信号的频率较高或是上述第一、第二、第三及/或第四开关300-306非为理想状态，本发明亦可在驱动电路30中设置两个以上的反向器(例如四个、六个、以此类推)，以更有效地降低功率晶体管34的导通损失与交换损失，进而让功率晶体管34的栅极G5端的脉波信号呈现更为完整的方波。
相较于先前技术，本发明仅利用四个开关组件组成的驱动电路，并且直接利用PWM信号控制四个开关的切换，即可有效地降低功率晶体管的导通损失与交换损失。本发明的驱动电路不仅结构简单，且不会占用太多的电路设计面积。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (6)
1.一种功率晶体管的驱动电路，其特征在于，包含：
一第一开关，连接于一第一节点、一第二节点与一第一电源端，该第一电源端提供一第一电压；该第一开关为一P型晶体管，具有一栅极，连接于该第一节点；一源极，连接于该第二节点；与一漏极，连接于该第一电源端；
一第二开关，连接于该第一节点、该第二节点与一第一地端；该第二开关为一N型晶体管，具有一栅极，连接于该第一节点；一漏极，连接于该第二节点；与一源极，连接于该第一地端；
一第三开关，连接于该第二节点、一第三节点与该第一电源端；该第三开关为一P型晶体管，具有一栅极，连接于该第二节点；一源极，连接于该第三节点；与一漏极，连接于该第一电源端；及
一第四开关，连接于该第二节点、该第三节点与一第二地端；该第四开关为一N型晶体管，具有一栅极，连接于该第二节点；一漏极，连接于该第三节点；与一源极，连接于该第二地端；
其中，一功率晶体管连接于该第三节点，一脉宽调变信号自该第一节点输入，该脉宽调变信号具有一第二电压，该第二电压小于该第一电压；
其中，当该脉宽调变信号为高准位时，即截止该第一开关与该第四开关，且导通该第二开关与该第三开关，而该第一电压经由该第三开关与该第三节点输出，以使该功率晶体管导通；
当该脉宽调变信号为低准位时，即导通该第一开关与该第四开关，且截止该第二开关与该第三开关，而该功率晶体管经由该第四开关对该第二地端放电。
2.如权利要求1所述的功率晶体管的驱动电路，其特征在于，该功率晶体管具有一栅极，连接于该第三节点；一漏极，连接于一第二电源端；与一源极，连接于一第三地端。
3.如权利要求1所述的功率晶体管的驱动电路，其特征在于，当该脉宽调变信号为高准位时，截止该第一开关，且导通该第二开关，该脉宽调变信号自该第二节点输出时为低准位。
4.如权利要求3所述的功率晶体管的驱动电路，其特征在于，当在该第二节点为低准位时，截止该第四开关，且导通该第三开关，该脉宽调变信号自该第三节点输出时为高准位。
5.如权利要求1所述的功率晶体管的驱动电路，其特征在于，当该脉宽调变信号为低准位时，导通该第一开关，且截止该第二开关，该脉宽调变信号自该第二节点输出时为高准位。
6.如权利要求5所述的功率晶体管的驱动电路，其特征在于，当在该第二节点为高准位时，导通该第四开关，且截止该第三开关，该脉宽调变信号自该第三节点输出时为低准位。
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