CN102054841A - 一种与非门闪存及其制造方法 - Google Patents

Abstract

本发明提供一种与非门闪存及其制造方法，该与非门闪存包括多个闪存单元，其中每一个闪存单元包括衬底，于该衬底内形成有有源区；遂穿介质层，形成于所述衬底上；浮动栅，形成于所述遂穿介质层上；隔离沟槽；栅间介质层，覆盖于所述浮动栅和所述隔离沟槽上；控制栅，覆盖于所述栅间介质层；本发明提供的制造与非门闪存的方法，在形成隔离沟槽之后，形成栅间介质层步骤之前，增加隔离沟槽刻蚀步骤，移除隔离沟槽内一定高度的填充物，使隔离沟槽内填充物的上表面低于浮动栅的上表面。通过以上所述的技术方案，本发明提供的与非门闪存通过增加浮动栅和控制栅的重叠面积，增加耦合率，提高闪存器件的性能。

Description

一种与非门闪存及其制造方法

技术领域

本发明涉及一种存储器及其制造方法，尤其涉及一种与非门闪存及其制造方法。

背景技术

闪存(flash memory)由于可多次进行信息的存入、读取、擦除等动作、且存入的信息在断电后也不会消失，已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，闪存根据阵列结构的不同，主要分为与非门闪存与或非门闪存，由于与非门闪存比或非门闪存的集成度高，所以具有更广的应用范围。

典型的与非门闪存以掺杂的多晶硅作为浮动栅(floating gate)和控制栅(control gate)；其中，控制栅形成于浮动栅上，且通过栅间介质层相隔；浮动栅形成于衬底上，通过一层遂穿介质层(tunnel oxide)相隔。当对闪存进行信息的写入操作时，通过在控制栅与源区/漏区施加偏压，使电子注入浮动栅中；在读取闪存信息时，在控制栅上施加一工作电压，此时浮动栅的带电状态会影响其下方沟道(channel)的开/关，而此沟道的开/关即为判断信息值0或1的依据；当闪存在擦除信息时，将衬底、漏(源)区或控制栅的相对电位提高，并利用遂穿效应使电子由浮动栅穿过遂穿介质层而进入衬底或漏(源)极中(substrate erase或drain(source)side erase)，或是穿过栅间介质层而进入控制栅中。

闪存包括多个闪存单元，按一定的阵列结构布局。图12至图14为现有技术的一种与非门闪存的闪存单元沿字线方向的制造流程剖面示意图。参考图12为形成浮动栅以及隔离沟槽的沿字线方向剖面示意图，包括：提供衬底210；在衬底210上形成遂穿介质层220；利用淀积工艺形成浮动栅(FG)230，高度约为800埃-2500埃；形成隔离沟槽STI(shallow trench isolation)240，该隔离沟槽STI240将所述浮动栅230、遂穿介质层220分隔开，并于该隔离沟槽STI240内淀积垫衬氧化物和高密度等离子体(High Density Palasa，HDP)氧化物241，所述HDP氧化物高度为5000埃-8000埃；之后在整个衬底210的表面淀积阻挡层250，以防止在接下来的平坦化工艺中对浮动栅230造成损伤。参考图13，完成阻挡层250的淀积后，利用CMP工艺对整个硅片表面进行平坦化，移除高出浮动栅230的多余HDP氧化物。参考图14，完成平坦化工艺后，于整个硅片的表面淀积栅间介质层260，所述栅间介质层260为氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)，之后在栅间介质层260上形成控制栅270；以上所述并没有对有源区的形成作介绍，其可根据公知的工艺形成(图中未示)。图14中形成的结构即为现有技术的形成与非门闪存单元沿字线方向的剖面结构示意图。

闪存的工作电压，读、取以及擦除的速率与浮动栅和控制栅之间的耦合率(gate-coupling ratio，GCR)有关，耦合率越大，操作闪存所需要的工作电压越低，读、取以及擦除的速率越高。公知的增加栅极耦合率的方法为增加浮动栅与控制栅之间的重叠面积(overlap area)，然而，当器件尺寸逐渐往小型化发展后，浮动栅和控制栅之间的重叠面积也会相应的随着缩小，导致栅极耦合率降低，从而降低闪存的性能。

从上述现有技术的形成与非门闪存的方法中可以看出，控制栅和浮动栅的重叠面积将会随着器件集成度的提高，器件尺寸的缩小而相应的缩小，造成栅极耦合率的降低，从而使闪存的性能下降，这不是所希望的结果，人们期望随着集成度的提高、器件尺寸的缩小，而器件的性能并不降低，或者比之前有更大的提高。

为解决以上现有技术随着器件集成度的提高，浮动栅和控制栅之间的重叠面积缩小，从而造成栅极耦合率降低，使闪存性能降低的缺点，公开号为1770429，公开日为2006年5月10日的中国发明专利“快闪存储单元及其制造方法”公开了一种增大浮动栅极和控制栅极之间的重叠面积，从而提高栅极耦合率提高器件性能的闪存单元及其制造方法。参考图15为该公开的闪存单元的一实施例的字线方向的剖面图，该种结构的闪存单元通过增高浮动栅极301，使其高出图案化膜层302一定深度L，则控制栅极303与浮动栅极301不仅在浮动栅极301的顶部重叠，而且在浮动栅极301的侧壁也有一部分重叠，因此控制栅极303与浮动栅极301的重叠面积增大，栅极耦合率增大。图16为该公开的闪存单元的另一实施例的剖面图，在该实施例中控制栅极403分为两部分，分别为位于浮动栅401顶部的顶端部403′和位于浮动栅401侧壁的侧壁部403″；其中控制栅403的顶端部403′和侧壁部403″材料相同、相互导通，作用与图15中显示的闪存单元实施例中的控制栅303的作用相同，同样可以增大浮动栅401与控制栅403的重叠面积，提高栅极耦合率。

该专利中公开的增加控制栅和浮动栅之间的重叠面积的快闪存储单元的制造方法，包括：1)在衬底上利用化学气相淀积CVD形成图案化膜层，之后利用微影及蚀刻在图案化膜层形成开口；2)于开口内形成隧穿氧化层和浮动栅，形成浮动栅后，浮动栅和图案化膜层的表面等高；3)然后，对图案化膜层进行选择性刻蚀，使图案化膜层的上表面的高度低于浮动栅的上表面的高度；3)之后形成控制栅。

以上所述的专利中公开的增加控制栅和浮动栅之间的重叠面积的快闪存储单元的制造方法，通过形成图案化膜层并使图案化膜层上表面的高度低于浮动栅上表面的高度增加浮动栅和控制栅之间的重叠面积；该方法工艺步骤复杂，增加了形成图案化膜层的步骤，使制造成本提高，效率降低。

另外，在以上所述的专利的背景技术中还公开了一种增加控制栅和浮动栅之间的重叠面积的闪存的制造方法，然而该方法中，为了增加浮动栅与控制栅之间的重叠面积以提高栅极耦合率，在形成浮动栅时，必须使其具有足够的厚度，而且两相邻的浮动栅之间的距离越小越好，这将导致形成图案化导体层的蚀刻工艺难度增加，而且在刻蚀图案化导体层时容易对隔离结构过度刻蚀，导致元件发生漏电流。

为了解决以上所述的现有技术的缺点，需要提出一种增加栅极耦合率的方法。

发明内容

本发明要解决的技术问题是提供一种与非门闪存及其制造方法，在形成隔离沟槽后对隔离沟槽刻蚀，提高浮动栅和控制栅之间的重叠面积，并利用原子力显微镜对刻蚀的高度进行检测防止过度刻蚀。

为解决上述问题，本发明一种与非门闪存，其包括多个闪存单元，其中每一个闪存单元包括：衬底，于该衬底内形成有源区；

遂穿介质层，形成于所述衬底上；

浮动栅，形成于所述遂穿介质层上；

隔离沟槽，隔离有源区、遂穿介质层以及浮动栅；

栅间介质层，覆盖于所述浮动栅和所述隔离沟槽上；

控制栅，覆盖于所述栅间介质层；其中，所述隔离沟槽内填充物的上表面低于浮动栅的上表面，所述栅间介质层覆盖于所述浮动栅以及所述隔离沟槽的侧壁和填充物的上表面。

本发明的进一步改进在于：所述隔离沟槽内填充物上表面与浮动栅上表面的的高度差为500埃-2000埃。

本发明的进一步改进在于：所述栅间介质层为氧化物-氮化物-氧化物层。

本发明的进一步改进在于：所述隔离沟槽内的填充物为高密度等离子体氧化物。

本发明的另一方面提供一种制造与非门闪存的方法，该与非门闪存包括多个闪存单元，其中每一个闪存单元包括：衬底，于该衬底内形成有源区；遂穿介质层，形成于所述衬底上；浮动栅，形成于所述遂穿介质层上；隔离沟槽，隔离有源区、遂穿介质层以及浮动栅；栅间介质层，覆盖于所述浮动栅和所述隔离沟槽上；控制栅，覆盖于所述栅间介质层上；其中，所述隔离沟槽内填充物上表面低于浮动栅的上表面，所述栅间介质层覆盖于所述浮动栅以及所述隔离沟槽的侧壁和填充物的上表面；

其包括步骤：

提供衬底，该衬底内形成有源区；

于所述衬底上形成遂穿介质层；

于所述遂穿介质层上形成浮动栅；

形成隔离沟槽，隔离所述有源区、遂穿介质层以及浮动栅；

形成栅间介质层，覆盖于所述浮动栅和所述隔离沟槽上；

形成控制栅，覆盖于所述栅间介质层上；其中，形成所述隔离沟槽之后，形成栅间介质层之前，增加隔离沟槽刻蚀步骤，使所述隔离沟槽内填充物上表面低于浮动栅的上表面。

本发明的进一步改进在于：所述的刻蚀步骤采用氟化氢HF刻蚀工艺。

本发明的进一步改进在于：在刻蚀隔离沟槽时，利用原子力显微镜对刻蚀的高度进行监测。

本发明的进一步改进在于：所述隔离沟槽内填充物上表面与浮动栅上表面的高度差为500埃-2000埃。

本发明的进一步改进在于：所述栅间介质层为氧化物-氮化物-氧化物层。

本发明的进一步改进在于：所述隔离沟槽内的填充物为高密度等离子体氧化物。

通过与现有技术相比，本发明的技术方案具有以下优点：

通过增加浮动栅和控制栅的重叠面积，增加耦合率，提高闪存器件的性能，即读、写速率；另外，随着浮动栅上表面和隔离沟槽内填充物上表面高度差的增加，侧壁的重叠面积增加，整个浮动栅和控制栅的重叠面积增加，栅极耦合率也会进一步增加；而且本发明形成与非门闪存的方法，在对隔离沟槽进行选择性移除其内的填充物时，利用原子力显微镜控制移除的填充物的高度，在移除隔离沟槽内的填充物的过程中，可以精确控制移除的填充物的高度，进而可以准确控制隔离沟槽填充物上表面与浮动栅上表面的高度差，以免刻蚀过度。

附图说明

图1为本发明一个实施例的与非门闪存的闪存单元的剖面结构示意图；

图2～6为形成图1所示的闪存单元的剖面结构示意图；

图7为本发明的一个实施例的与非门闪存的栅极耦合率与高度差h的关系曲线图；

图8为高度差与编程时间以及闪存单元阈值电压的关系曲线图；

图9为高度差与擦除时间以及闪存单元阈值电压的关系曲线图；

图10为在不同编程时间下刻蚀深度与编程阈值电压的关系曲线图；

图11为高度差与擦除阈值电压的关系曲线图；

图12至图14为现有技术的与非门闪存的闪存单元的制造流程剖面结构示意图；

图15为公开的闪存单元的一实施例的字线方向的剖面图；

图16为公开的闪存单元的另一实施例的剖面图。

具体实施方式

本发明的与非门闪存包括多个闪存单元，通过字线和位线按一定方式进行耦合，并与其他的存储器结构进行耦合以形成本发明的与非门闪存，由于本发明的与非门闪存的改进主要在于对闪存单元中的浮动栅和控制栅之间的重叠面积的增加，依此来增加栅极耦合率，并不涉及对与非门闪存其他方面，例如阵列结构等方面，而且本发明的与非门闪存的其他方面均与公知的技术相同，因此在本说明书中只对闪存单元及其形成方法做详细介绍，对其他方面不做具体的描述，本领域的普通技术人员结合与非门闪存的公知技术和本发明的闪存单元可以达到提高与非门闪存性能的目的，即提高闪存的读、写以及擦除速率。

为了更好的阐述本发明，有利于更好的理解本发明，下面结合附图对本发明具体实施例做详细的说明。

参考图1为本发明一个实施例的与非门闪存的闪存单元的剖面结构示意图。该闪存单元100包括衬底110，其中该衬底110内形成有有源区(图中未示)，衬底110可以根据不同的需要选择不同的衬底，可以为是硅片，在绝缘体上的硅，以及其他的衬底；遂穿介质层120，该遂穿介质层120可以为二氧化硅，氮化硅，硅氧氮化物以及其他的绝缘材料，在该具体实施例中优选为氮化硅；浮动栅130，覆盖于所述的遂穿介质层120以及隔离沟槽150，高度约为800埃-2500埃；隔离沟槽150，该隔离沟槽150进入衬底110内一定深度，用于各个有源区、遂穿介质层120以及浮动栅130的隔离，且所述隔离沟槽150内的填充物为高密度等离子体(HDP)氧化物151，该高密度等离子体(HDP)氧化物151的上表面153低于浮动栅130的上表面131，且高密度等离子体氧化物151的上表面153与浮动栅130的上表面的高度差h在500埃-2000埃之间，高密度等离子体氧化物151的高度为5000埃-8000埃，可选择的，隔离沟槽150内的填充物可以是二氧化硅，氮化硅和其他合适的材料；栅间介质层160，形成于浮动栅130上，以及隔离沟槽150的高密度等离子体氧化物151的上表面153和侧壁152，在该具体实施例中栅间介质层160为氧化物-氮化物-氧化物(oxide-nitride-oxide，简称ONO)；控制栅170，形成于所述栅间介质层160上。闪存单元100中浮动栅130和控制栅170的重叠部分包括浮动栅130的上表面131和侧壁132，并且随着高密度等离子体氧化物151的上表面153与浮动栅130的上表面131的高度差h的增加，侧壁132的重叠面积增加，整个浮动栅130和控制栅170的重叠面积增加。

与非门闪存的性能和闪存单元的栅极耦合率有很大的关系，而栅极耦合率与浮动栅和控制栅之间的重叠面积有关，重叠面积越大，栅极耦合率越大；本发明的具有闪存单元100的与非门闪存，通过对隔离沟槽150进行刻蚀，移除部分的隔离沟槽150内的高密度等离子氧化物151，使浮动栅130的侧壁露出一部分，从而使浮动栅130与控制栅170的重叠面积不仅包括浮动栅130的上表面131部分，还包括浮动栅130的侧壁132部分，这样增加了浮动栅130和控制栅170的重叠面积，增加耦合率，提高闪存的性能，即读、写以及擦除速率。另外，随着高密度等离子体氧化物151的上表面153与浮动栅130的上表面131的高度差h的增加，侧壁132的重叠面积增加，整个浮动栅130和控制栅170的重叠面积增加，耦合率也会进一步增加。

参考图2～6为形成图1所示的本发明一个实施例的与非门闪存的闪存单元的剖面结构流程示意图。本发明的形成图1所示的闪存单元100的方法具体包括步骤：

参考图2，由于图2所示的结构的形成方法和现有技术的方法相同，在此将各个步骤合并在一幅图中描述，并没有对各个形成步骤用图示的方式分别进行描述。提供衬底110，衬底110可以根据不同的需要选择不同的衬底，可以为是硅片，在绝缘体上的硅，以及其他的衬底；

形成遂穿介质层120，该遂穿介质层120形成于该衬底110上，利用热氧化工艺形成，其可以为二氧化硅，氮化硅，硅氧氮化物以及其他的绝缘材料；

形成浮动栅130，该浮动栅130形成于遂穿介质层120上，该浮动栅130可以通过淀积工艺和扩散工艺形成，在该具体实施例中，浮动栅130通过淀积多晶硅层和掺杂磷形成，高度约为800埃-2500埃；可选择的，多晶硅层可以形成非结晶态，之后再进行结晶；

形成隔离沟槽150，该隔离沟槽150将浮动栅130、以及遂穿介质层120相互隔离，且该隔离沟槽120进入衬底110一定深度以隔离有源区；在进行隔离沟槽150的形成工艺之前，在浮动栅130上形成一层硬掩膜层140，避免在以后的工艺中对浮动栅130造成损伤；该隔离沟槽150的形成步骤包括：形成有源区氧化层，有源区氮化物淀积，抗反射涂层(DARC)淀积，有源区光刻，有源区隔离沟槽刻蚀以及氧化物填充：在该具体实施例中，有源区氮化物的淀积通过低压化学气相淀积(LPCVD)方法淀积硅氮化物薄膜，工艺条件为在温度约为700℃-800℃范围内，在低压化学气相淀积(LPCVD)设备腔中利用氨气和二氯硅烷反应，在衬底表面生成氮化硅(Si₃N₄)，高度大约为100-500nm；氮化硅在整个沟槽隔离形成的过程中有两个作用：1)氮化硅比较坚硬，可以作为掩膜材料，有助于在氧化物淀积过程中保护有源区，2)氮化硅可以在化学机械抛光(CMP)步骤中充当抛光的阻挡材料；光刻胶层通常用来界定隔离沟槽之间的有源区，在光刻胶与多晶硅之间通常有一层抗反射涂层(DARC)以减少反射，在该具体实施例中，利用深紫外(DUV)光线进行曝光，形成图形；刻蚀氮化物层，氧化层以及衬底，并进行高密度等离子体氧化物151填充形成隔离沟槽STI150，所述的高密度等离子体氧化物151的高度为5000埃-8000埃，可选择的，该填充物可以是二氧化硅，氮化硅和其他合适的材料；其中在进行高密度等离子体氧化物151填充时，在沟槽表面生长垫衬氧化层(liner oxide)，改善硅与高密度等离子体氧化物151之间的界面特性。

参考图3，在形成浮动栅130、隔离沟槽150后，选择刻蚀隔离沟槽150以移除一定高度的高密度等离子体氧化物151，使隔离沟槽150的填充物高密度等离子体氧化物151的上表面153低于浮动栅130的上表面131，且高密度等离子体氧化物151的上表面153与浮动栅130的上表面131的高度差h在500埃-2000埃之间；选择刻蚀可以是等离子体刻蚀或湿法刻蚀，在该具体实施例中，利用氢氟酸HF湿法刻蚀；

在对隔离沟槽150进行选择刻蚀，移除一定高度的高密度等离子体氧化物151的过程中，利用原子力显微镜进行测量工艺，确定移除的高密度等离子体氧化物151的高度；在移除的高度确定后，利用氢氟酸HF进行刻蚀工艺，选择性的移除一定高度的高密度等离子体氧化物151，使高密度等离子体氧化物151的上表面153与浮动栅130的上表面的高度差h在500埃-2000埃之间；而且在对高密度等离子体氧化物151进行选择性移除过程中，硬掩膜层140也被移除一部分；之后形成图3所示的结构。

参考图4，在对隔离沟槽150进行选择性刻蚀，移除一定高度的高密度等离子体氧化物151之后，移除硬掩膜层140，该硬掩膜层140可以是氮化硅或其他合适的材料，在该具体实施例中，该硬掩膜层140由氮化硅组成；硬掩膜层140的移除可以采用湿法或干法工艺，在该具体实施例中利用磷酸H₃PO₄进行SIN湿法去胶工艺，也可用氢氟酸HF移除氮化硅，而不损坏高密度等离子体氧化物151和浮动栅130。

参考图5，在整个衬底110的表面形成栅间介质层160，即覆盖浮动栅130和隔离沟槽150组成的表面；所述栅间介质层160为氧化物-氮化物-氧化物层(ONO)，利用传统的淀积工艺形成，在此不做赘述。

参考图6，形成控制栅170，覆盖于所述的栅间介质层160，之后进行控制栅170的刻蚀工艺形成需要的控制栅结构，该控制栅170的形成与公知的形成控制栅的方法相同，在此不做赘述。

利用上述方法形成的与非门闪存的闪存单元，其浮动栅130和控制栅170之间的重叠面积增大，且该面积随着高密度等离子体氧化物151的上表面153与浮动栅130的上表面131的高度差h的增大而增大，随之栅极耦合率增大，则与非门闪存的性能提高。

参考图7，为本发明的实施例的与非门闪存的栅极耦合率与高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h的关系曲线图。从图中可以得知，随着深度h的增大，栅极耦合率增大。

参考图8为高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h与编程时间以及闪存单元阈值电压的关系曲线图，在该图中横坐标代表编程时间，纵坐标代表闪存单元阈值电压，图中的三条曲线分别代表三个不同的高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h的曲线。从图上可以得知，在同一闪存单元阈值电压下，随着高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h的增加，编程时间减小。

参考图9为高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h与擦除时间以及闪存单元电压的关系曲线图，在该图中横坐标代表擦除时间，纵坐标代表闪存单元电压，图中的三条曲线分别代表三个不同的高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h的曲线。从图上可以得知，在同一闪存单元阈值电压下，随着高密度等离子体氧化物上表面与浮动栅的上表面的高度差h的增加，擦除时间减小。

参考图10为在同一编程时间下高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h与编程阈值电压的关系曲线图，其横坐标代表高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h，纵坐标代表编程阈值电压。从图上得知，在同一编程阈值电压的情况下，随着高密度等离子体氧化物上表面与浮动栅的上表面的高度差h的增加，编程时间减小。

参考图11为在同一擦除基础电压下高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h与擦除电压的关系曲线图，其横坐标代表高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h，纵坐标代表擦除电压。从图上得知，在同一擦除基础电压的情况下，随着高密度等离子体氧化物的上表面与浮动栅的上表面的高度差h的增加，擦除电压减小。

以上所述仅为本发明的具体实施例，为了使本领域技术人员更好的理解本发明的精神，然而本发明的保护范围并不以该具体实施例的具体描述为限定范围，任何本领域的技术人员在不脱离本发明精神的范围内，可以对本发明的具体实施例做修改，而不脱离本发明的保护范围。

Claims (11)

1.一种与非门闪存，其包括多个闪存单元，其中每一个闪存单元包括：衬底，于该衬底内形成有源区；

遂穿介质层，形成于所述衬底上；

浮动栅，形成于所述遂穿介质层上；

隔离沟槽，隔离有源区、遂穿介质层以及浮动栅；

栅间介质层，覆盖于所述浮动栅和所述隔离沟槽上；

控制栅，覆盖于所述栅间介质层；其特征在于：所述隔离沟槽内填充物的上表面低于浮动栅的上表面，所述栅间介质层覆盖于所述浮动栅以及所述隔离沟槽的侧壁和填充物的上表面。

2.如权利要求1所述的与非门闪存，其特征在于：所述隔离沟槽内填充物上表面与遂穿介质层上表面的高度差为500埃-2000埃。

3.如权利要求1～2任一所述的与非门闪存，其特征在于：所述栅间介质层为氧化物-氮化物-氧化物层。

4.如权利要求1～2任一所述的与非门闪存，其特征在于：所述隔离沟槽内的填充物为高密度等离子体氧化物。

5.如权利要求3所述的与非门闪存，其特征在于：所述隔离沟槽内的填充物为高密度等离子体氧化物。

6.一种制造权利要求1所述的与非门闪存的方法，其包括步骤：

提供衬底，该衬底内形成有有源区；

于所述衬底上形成遂穿介质层；

于所述遂穿介质层上形成浮动栅；

形成隔离沟槽，隔离所述有源区、遂穿介质层以及浮动栅；

形成栅间介质层，覆盖于所述浮动栅和所述隔离沟槽上；

形成控制栅，覆盖于所述栅间介质层上；

其特征在于：形成所述隔离沟槽之后，形成栅间介质层之前，增加隔离沟槽刻蚀步骤，使所述隔离沟槽内填充物的上表面低于浮动栅的上表面。

7.如权利要求6所述的制造与非门闪存的方法，其特征在于：所述的刻蚀步骤采用氟化氢刻蚀工艺。

8.如权利要求6～7任一所述的制造与非门闪存的方法，其特征在于：在刻蚀隔离沟槽时，利用原子力显微镜对刻蚀的高度进行监测。

9.如权利要求8所述的制造与非门闪存的方法，其特征在于：所述隔离沟槽内填充物上表面与遂穿介质层上表面的高度差为500埃-2000埃。

10.如权利要求9所述的制造与非门闪存的方法，其特征在于：所述栅间介质层为氧化物-氮化物-氧化物层。

11.如权利要求10所述的制造与非门闪存的方法，其特征在于：所述隔离沟槽内的填充物为高密度等离子体氧化物。

Images