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CN102047409A - 提供电性隔离的方法及包含所述方法的半导体结构 - Google Patents

提供电性隔离的方法及包含所述方法的半导体结构 Download PDF

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CN102047409A
CN102047409A CN2009801205167A CN200980120516A CN102047409A CN 102047409 A CN102047409 A CN 102047409A CN 2009801205167 A CN2009801205167 A CN 2009801205167A CN 200980120516 A CN200980120516 A CN 200980120516A CN 102047409 A CN102047409 A CN 102047409A
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保罗·格里沙姆
沃纳·云林
理查德·H·莱恩
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Micron Technology Inc
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Abstract

本发明揭示在半导体结构中隔离栅极的方法。在一个实施例中，结合具有大致垂直的侧壁的鳍状物使用间隔物材料来实现隔离。在另一实施例中，使用在所述半导体结构的制造中所利用的各种材料的蚀刻特性来增加有效栅极长度(“Leffective”)及场栅极氧化物。在又一实施例中，在所述半导体结构中形成V形沟槽以增加所述Leffective及所述场栅极氧化物。本发明还揭示通过这些方法形成的半导体结构。

Description

提供电性隔离的方法及包含所述方法的半导体结构
优先权主张
本申请案主张2008年6月2日申请的第12/131,608号美国专利申请案“提供电性隔离的方法及包含所述方法的半导体结构(METHODS OF PROVIDING ELECTRICAL ISOLATION AND SEMICONDUCTOR STRUCTURES INCLUDING SAME)”的申请日期的权益。
技术领域
本发明的实施例涉及制造半导体结构。确切地说，本发明的实施例涉及制造展现改进的电性隔离的半导体结构的方法及具有所述方法的半导体结构。
背景技术
集成电路(“IC”)设计者需要通过减小个别特征的大小且通过减小半导体衬底上的邻近特征之间的间隔距离来提高IC内的特征的集成程度或密度。特征大小的持续减小对用以形成所述特征的技术(例如，光刻)提出更大需求。此增加集成度的趋势还伴有特征尺寸的相应减小，此使得特征的电性隔离成为制造半导体结构或半导体装置时的重要方面。
所述趋势在制造例如动态随机存取存储器(“DRAM”)存储器装置的存储器装置中特别重要。例如DRAM单元的典型存储器单元包含晶体管及例如电容器的存储器存储结构。半导体装置通常包含大量DRAM单元。随着DRAM阵列中的个别存储器单元的尺寸缩小，邻近或相邻栅极变得更靠近在一起，且对分离DRAM单元的例如晶体管的有源区的高效且可靠的隔离工艺的需要急剧增加。用于产生存储器单元及具有亚微米尺寸的其它装置的已知制造工艺已变得日益低效。一种隔离DRAM单元的晶体管的方法是在DRAM单元的邻近有源区之间形成沟槽隔离区。沟槽隔离区通常包含形成于衬底内且用例如二氧化硅(“SiO2”)的绝缘材料填充的沟槽或空穴。沟槽隔离区通常形成于相邻晶体管之间。然而，随着特征大小继续减小，晶体管的电操作变得更困难。造成此困难的一个因素被称为所谓的“短沟道效应”，其中晶体管沟道的宽度归因于微型化而变得过小，所述“短沟道效应”导致晶体管即使在阈值电压(“Vt”)尚未施加到栅极的情况下仍启动。提供隔离的另一方法为适当地掺杂存储器装置。然而，依据存储器装置的结构，有效掺杂可能成本较高或可能并非可能。
已经开发以通过在同一水平空间中形成较宽沟道来克服常规晶体管的短沟道效应的晶体管的一个实例为凹入的存取装置(“RAD”)晶体管。RAD晶体管的一个实例包含部分形成于半导体衬底中的沟槽内的晶体管栅极(字线)。沟道区沿沟槽的整个表面形成，其实际上在不增加晶体管所要求的横向空间的情况下提供较宽沟道。
存储器装置结构及形成存储器装置结构的方法还在颁予朱安林(Juengling)的第7,098,105号美国专利及颁予朱安林的第2006/0046407号美国专利申请公开案中描述，其每一者转让给本发明的受让人且其每一者的揭示内容全文以引用的方式并入本文中。存储器装置结构包含一包围多个源极/漏极区的栅极线晶格。栅极线材料形成栅极线晶格，且源极/漏极区形成具有通过栅极线晶格的片段彼此隔开的重复区的阵列。存储器装置结构通过以下方式并入到DRAM阵列中：在源极/漏极区中的一些的上方形成数字线并与所述源极/漏极区电性连接，及形成与源极/漏极区中的一些电性连接的多个电容器。存储器装置结构包含衬底，一对半导体材料的所谓的“基座”、“支柱”或“鳍状物”，定位于基座之间的栅极线材料与栅极电介质材料。基座中的一者对应于用以电性连接到数字线的源极/漏极区，且另一基座对应于用以电性连接到电容器的源极/漏极区。基座之间的栅极线材料充当晶体管装置的晶体管栅极，其栅极连接与基座中的一者相关联的源极/漏极区与同另一基座相关联的源极/漏极区。
在制造在第7,098,105号美国专利及第2006/0046407号美国专利申请公开案中描述的存储器装置结构期间，使用蚀刻工艺在衬底中形成开口。随后在开口中沉积栅极线材料。在较大特征尺寸的情况下，蚀刻工艺能够形成具有大致垂直的侧壁的开口。然而，随着特征尺寸减小，蚀刻工艺不能形成具有大致垂直的侧壁的开口。实情为，如图1中所示，随着特征尺寸继续减小，描述于第7,098,105号美国专利及第2006/0046407号美国专利申请公开案中的制造工艺可在衬底6中形成具有倾斜侧壁4的基座或鳍状物2。由于在形成具有较小尺寸的特征时衬底6的大致垂直的蚀刻不再为可能的，所以通过形成具有倾斜侧壁的开口而引起鳍状物2的倾斜侧壁4。当在这些开口中共形地沉积栅极线材料8以形成栅极时，所沉积的栅极线材料8也具有倾斜侧壁，此减小栅极之间的隔离并在栅极之间引起短路。具有仅仅5°到6°的倾斜侧壁的鳍状物2可引起隔离及短路问题。
因此，此项技术中需要开发产生用于存储器装置结构中的半导体结构的制造工艺，所述半导体结构类似于在第7,098,105号美国专利及第2006/0046407号美国专利申请公开案中描述的半导体结构但展现改进的隔离及经减少或消除的短路问题。
附图说明
尽管本说明书的结尾有特别指出且清楚地主张被视为本发明的权利要求书，但在结合附图阅读时可根据对本发明的以下描述更易于确定本发明的优点，附图中：
图1为常规存储器装置结构的横截面图；
图2到图9为本发明的半导体结构的实施例在各种制造阶段期间的横截面图；
图10到图18为本发明的半导体结构的实施例在各种制造阶段期间的横截面图；及
图19到图21为本发明的半导体结构的实施例在各种制造阶段期间的横截面图。
具体实施方式
本发明揭示展现特征之间的改进的隔离的半导体结构以及形成这些半导体结构的方法。在一个实施例中，使用间隔物材料结合具有大致垂直的侧壁的鳍状物来实现隔离。在另一实施例中，使用在半导体结构的制造中所利用的不同材料的蚀刻特性来增加有效栅极长度(“Leffective”)及场栅极氧化物。在又一实施例中，在半导体结构中形成V形沟槽以增加Leffective及场栅极氧化物。形成于半导体结构中的特征可包含(但不限于)隔离区、栅极或三维晶体管。所述特征具有从大约20nm到大约60nm的大小。
以下描述提供特定细节(例如，材料类型、蚀刻化学性质及处理条件)，以提供对本发明的实施例的详尽描述。然而，所属领域的技术人员将理解，可在不使用这些特定细节的情况下实践本发明的实施例。实际上，本发明的实施例可结合本行业中所使用的常规制造技术及蚀刻技术来实践。另外，下文提供的描述并不形成用于制造半导体装置的完整工艺流程，且下文描述的半导体结构并不形成完整半导体装置。下文仅详细描述理解本发明的实施例所必需的那些工艺动作及结构。从半导体结构形成完整半导体装置的额外动作可通过常规制造技术来执行。此外，本文中所包含的例图并未按比例绘制，且并不意图是任何特定半导体结构或半导体装置的实际视图。实情为，例图仅为用以描述本发明的理想化表示。另外，例图间共同的元件可保留相同的元件符号。
本文中所描述的方法可用以形成待用于存储器装置中的半导体结构，例如RAD、FinFET、鞍形FET、纳米线、三维晶体管以及其它三维结构，这些结构可用于以下存储器中：例如SRAM的静态存储器，DRAM、扩展数据输出(EDO)存储器、扩展数据输出动态随机存取存储器(“EDO DRAM”)、同步动态随机存取存储器(“SDRAM”)、双数据速率同步动态随机存取存储器(“DDR SDRAM”)、同步链接动态随机存取存储器(“SLDRAM”)、视频随机存取存储器(“VRAM”)、Rambus动态随机存取存储器(“RDRAM”)形式的动态存储器，快闪存储器，或此项技术中已知的任何其它存储器类型装置。此外，所述方法还可用于需要改进的栅极隔离的其它应用中。并入有这些结构的半导体装置可用于无线装置、个人计算机或其它电子装置中，但并不受此限制。尽管参考特定DRAM装置布局来说明本文中描述的方法，但所述方法可用以形成具有其它布局的DRAM装置。
在一个实施例中，结合上覆于衬底的材料的大致垂直的蚀刻来使用间隔物材料以在衬底中或衬底上形成自对准特征。如本文中所使用，术语“自对准”意味着且包含使用单一光掩模以形成其它特征所基于的初始图案。因而，形成于半导体衬底上的多个特征在不利用额外掩蔽及光刻动作的情况下对准。为了形成具有改进的隔离的半导体结构134A(参见图8)，如图2中所示，可将多种材料形成于衬底102上且图案化。如本文中所使用，术语“衬底”指代常规硅衬底或具有一层半导体材料的其它主体衬底(bulk substrate)。如本文中所使用，术语“主体衬底”不仅包含硅晶片，而且包含绝缘体上硅(“SOI”)衬底如蓝宝石上硅(“SOS”)衬底及玻璃上硅(“SOG”)衬底、基底半导体底座(base semiconductor foundation)上的硅外延层，及其它半导体或光电子材料如硅锗、锗、砷化镓、氮化镓或磷化铟。举非限制性实例来说，衬底102可为例如多晶硅的硅。衬底102可用一种或一种以上合适植入物随着沉积(即，就地掺杂)或在后续工艺动作期间进行掺杂来进行导电掺杂。举非限制性实例来说，衬底102可为经本征掺杂的单晶硅晶片。
可通过任何合适沉积技术于衬底102上形成根据本发明的实施例的结构的材料，所述沉积技术包含(但不限于)旋涂、毯覆式涂布、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子增强ALD或物理气相沉积(“PVD”)。或者，可使材料生长。依据待形成于衬底102上的特定材料的性质，可由所属领域的技术人员来选择用于沉积或生长所述材料的技术。尽管材料可作为层形成于衬底102上，但也可以其它配置形成材料。
氧化物材料104可任选地沉积于衬底102上。氧化物材料104可为例如正硅酸四乙酯(“TEOS”)、二氧化硅(“SiO2”)的硅氧化物或高密度等离子(“HDP”)氧化物。氧化物材料104可热生长于衬底102上。举非限制性实例来说，氧化物材料104可具有大约的厚度。举非限制性实例来说，氧化物材料104为SiO2，且热生长于衬底102上。尽管在图2到图7中说明氧化物材料104，但氧化物材料104的存在为任选的。如果存在，则氧化物材料104可提供应力消除。
氮化物材料106可沉积于氧化物材料104上。氮化物材料106可为能够在高温下沉积的任何氮化物，包含(但不限于)氮化硅(“Si3N4”)。举非限制性实例来说，氮化物材料106可以大约
Figure BPA00001265797000051
的厚度来沉积。将氮化物材料106形成于氧化物材料104上而非衬底102上可使得氮化物材料106能够易于移除。由于将氮化物材料106形成于衬底102上可使得电作用界面电荷形成，所以将氮化物材料106形成于氧化物材料104上可减少这些电荷的形成。氧化物支柱材料108可沉积于氮化物材料106上。氧化物支柱材料108可为先前所描述的用作氧化物材料104的硅氧化物材料中的一者。因而，可由相同或不同材料形成氧化物材料104及氧化物支柱材料108。举非限制性实例来说，氧化物支柱材料108为HDP氧化物。蚀刻终止材料110可形成于氧化物支柱材料108上。蚀刻终止材料110可以从大约
Figure BPA00001265797000052
到大约
Figure BPA00001265797000053
的厚度来沉积。在较大厚度的情况下，例如在大于大约
Figure BPA00001265797000054
的厚度的情况下，蚀刻终止材料110可在上覆材料的化学机械平坦化(“CMP”)期间充当有效蚀刻终止物。蚀刻终止材料110可为氮化物材料，例如上文描述的用作氮化物材料106的材料中的一者。因而，可由相同或不同材料形成氮化物材料106及蚀刻终止材料110。多晶硅材料112可沉积于蚀刻终止材料110上方。举非限制性实例来说，多晶硅材料112可以大约
Figure BPA00001265797000055
的厚度来沉积。
硬掩模材料114可沉积于多晶硅材料112上方。硬掩模材料114可为含有碳的材料、电介质抗反射涂层(“DARC”)或底部抗反射涂层(“BARC”)材料。举非限制性实例来说，硬掩模材料114可为透明碳(“TC”)、非晶碳(“AC”)、TEOS、多晶硅(polycrystalline silicon)(“多晶硅(polysilicon)”)、Si3N4、氮氧化硅(SiO3N4)、碳化硅(SiC)、SiO2或其组合。举非限制性实例来说，硬掩模材料114可以大约
Figure BPA00001265797000056
的厚度来沉积。可通过常规技术于衬底102上形成氧化物材料104、氮化物材料106、氧化物支柱材料108、蚀刻终止材料110、多晶硅材料112及硬掩模材料114。
可通过常规光刻技术将光阻材料(未图示)沉积于硬掩模材料114上方、图案化并显影。如此项技术中已知，为了产生展示于图2中的图案，可产生具有相应图案的光罩(未图示)并用其使光阻材料图案化。由于光阻材料及光刻技术在此项技术中为已知的，所以在本文中并未详细论述对光阻材料进行选择、沉积、图案化及显影以产生所要图案。光阻材料中的图案可包含具有大致相等的宽度的空间及线。空间及线的宽度可为可通过用以形成图案的光刻技术印刷的最小特征大小(“F”)。或者，空间及线可以大于F的特征大小来印刷。举非限制性实例来说，F为大约66nm。如此项技术中已知，可通过蚀刻下伏材料将光阻材料中的图案转印到下伏材料中。图案可转印到硬掩模材料114、多晶硅材料112、蚀刻终止材料110、氧化物支柱材料108中，且至少部分转印到氮化物材料106中，从而形成第一沟槽116。第一沟槽116可具有为F的特征大小。
图案可使用例如常规干式蚀刻工艺、常规湿式蚀刻工艺或其组合的常规蚀刻工艺来蚀刻到下伏材料中。举非限制性实例来说，干式蚀刻化学处理可用以蚀刻下伏材料，从而产生具有大致垂直的侧壁117的第一沟槽116。如本文中所使用，术语“大致垂直的侧壁”意味着且包含具有相对于垂线小于大约5°的倾角的侧壁。因而，氧化物支柱材料108、蚀刻终止材料110、多晶硅材料112及硬掩模材料114在蚀刻工艺后保留的部分可具有大致垂直的侧壁。可使用单一干式蚀刻化学处理将图案转印到下伏于光阻材料的材料中，或可使用多种干式蚀刻化学处理分别蚀刻下伏于光阻材料的材料中的每一者。适用于蚀刻这些材料的蚀刻化学处理在此项技术中为已知的，且因此并未在本文中详细描述。如此项技术中已知，可移除上覆于这些材料的光阻材料的剩余部分。
如图3中所示，间隔物材料119可共形地沉积到第一沟槽116中。举非限制性实例来说，间隔物材料119可为多晶硅或例如Si3N4的氮化物。间隔物材料119可以F/4的厚度来共形地沉积，从而使第一沟槽116的宽度从F变窄到F/2。举非限制性实例来说，间隔物材料119可以从大约
Figure BPA00001265797000061
到大约
Figure BPA00001265797000062
的厚度(例如，以大约
Figure BPA00001265797000063
的厚度)来沉积。在图3中说明变窄的第一沟槽116′。举非限制性实例来说，如果第一沟槽116具有大约66nm的宽度，则变窄的第一沟槽116′的宽度在以16.5nm的厚度沉积间隔物材料119后减小到大约33nm。间隔物材料119的共形沉积可维持第一沟槽116′的大致垂直的侧壁117′。
如图4中所示，变窄的第一沟槽116′的深度可延伸穿过氮化物材料106及氧化物材料104且延伸到衬底102中，从而形成第一沟槽116″。变窄的第一沟槽116′的深度可使用各向同性蚀刻剂来延伸。举非限制性实例来说，可通过对氮化物材料106、氧化物材料104及衬底102进行干式蚀刻来形成第一沟槽116″。在蚀刻期间可维持第一沟槽116″的大致垂直的侧壁117″。因而，第一沟槽116″在衬底102中的部分也可具有大致垂直的侧壁。除蚀刻这些材料外，各向同性蚀刻剂还可蚀刻间隔物材料119的水平部分及多晶硅材料112的至少一部分。多晶硅材料112及间隔物材料119可经蚀刻大致等同于氮化物材料106、氧化物材料104及衬底102经蚀刻的量的量。在蚀刻工艺期间，间隔物材料119可邻近于多晶硅材料112、蚀刻终止材料110、氧化物支柱材料108及氮化物材料106而保留。
举非限制性实例来说，干式蚀刻剂可为等离子蚀刻，例如含有CF4的等离子、含有CHF3的等离子、含有CH2F2的等离子或其混合物。第一沟槽116″的深度可为大约最终形成于第一沟槽116″中的特征可包含(但不限于)隔离区、栅极或三维晶体管。举非限制性实例来说，隔离氧化物区132形成于第一沟槽116″中(参见图8)。因而，第一沟槽116″在本文中也称为隔离沟槽。隔离氧化物区132在半导体结构134A中隔离单元与其它单元或行与其它行。如下文所描述，衬底102在蚀刻工艺后保留的在多晶硅材料112、蚀刻终止材料110、氧化物支柱材料108、氮化物材料106及氧化物材料104的部分下的部分可对应于半导体结构134A的鳍状物130(参见图8)。
如由图4中的虚线所示，用以产生第一沟槽116″的干式蚀刻可底切衬底102的若干部分。尽管为了简单起见而并未在后续图式中说明底切，但底切可存在。如下文更详细论述，衬底102的此底切可在后续处理期间合意地防止在第一沟槽116″(隔离沟槽)与第二沟槽122′(凹入的存取装置或“RAD”沟槽)之间形成硅条。如本文中所使用，术语“RAD沟槽”意味着且包含衬底102中的最终将形成字线的开口。第二沟槽122′展示于图7中。为了进一步增加间隔物材料119与衬底102之间的氧化差异，间隔物材料119可用n型或p型杂质来掺杂。
如图5中所示，可在将填充材料沉积于第一沟槽116″中之前将衬垫118沉积于第一沟槽116″中。衬垫118可由氧化物或氮化物形成，且可通过常规技术来沉积。举非限制性实例来说，由例如TEOS的氧化物形成衬垫118。衬垫118可与第一沟槽116″的侧壁接触。如图6中所示，可用填充材料120来填充第一沟槽116″。填充材料120可为电介质材料，例如旋涂式电介质(“SOD”)、二氧化硅、TEOS或HDP氧化物。可通过常规技术(例如，通过填充材料120的毯覆式沉积)来填充第一沟槽116″。除填充第一沟槽116″外，可将电介质材料形成于间隔物材料119及多晶硅材料112上方。如此项技术中已知，填充材料120可被增加密度并用例如硼的杂质来掺杂，从而形成浅沟槽隔离(“STI”)区(其对应于展示于图8中的隔离氧化物区132)。掺杂可在上文描述的蚀刻动作期间在额外处理动作中或在上文描述的蚀刻动作后进行的额外处理动作中进行。掺杂可使用任何合适掺杂工艺来进行，所述掺杂工艺包含(但不限于)离子植入或扩散。举非限制性实例来说，衬垫118为氮化物材料，且填充材料120为SiO2。
填充材料120可(例如)通过化学机械抛光(“CMP”)来平坦化，以移除填充材料120的在衬垫118及间隔物材料119上方延伸的部分。因而，衬垫118及间隔物材料119的上表面可暴露。间隔物材料119可通过湿式蚀刻或干式蚀刻来移除，从而暴露氮化物材料106、氧化物支柱材料108、蚀刻终止材料110及多晶硅材料112的横向表面。移除间隔物材料119产生间隔物材料119先前所位于的间隙或空隙。举非限制性实例来说，如果间隔物材料119由多晶硅形成，则可使用氢氧化四甲铵(TMAH)的溶液来蚀刻间隔物材料119。或者，如果间隔物材料119由氮化物形成，则间隔物材料119可使用干式蚀刻化学处理来移除。在间隔物材料119的移除期间，氮化物材料106、氧化物支柱材料108及衬垫118充当蚀刻终止物。然而，填充材料120在第一沟槽116″中的部分可凹入，使得衬垫118的部分在填充材料120的上表面上方延伸。间隔物材料119的移除提供能够用以使衬底102中的特征的临界尺寸(“CD”)移位的沟槽(第一沟槽116)。
通过移除间隔物材料119所产生的间隙可通过使材料的包围间隙的经暴露表面经受蚀刻剂来扩大。可(例如)通过使用湿式蚀刻剂来蚀刻上覆于氧化物支柱材料108的多晶硅材料112及蚀刻终止材料110。如图6中所示，湿式蚀刻剂还可横向蚀刻氧化物支柱材料108及氮化物材料106的若干部分，从而产生第二沟槽122及氧化物支柱124。第二沟槽122可形成于氧化物支柱材料108中，且至少部分形成到氮化物材料106中。图6说明已进行上文描述的多个工艺动作后的所得结构。为了清楚起见，多晶硅材料112、蚀刻终止材料110、氧化物支柱材料108及氮化物材料106的先前位置通过围绕氧化物支柱124A的虚线来指示。衬垫118及氮化物材料106可防止湿式蚀刻剂移除第一沟槽116″中的填充材料120且防止移除衬底102的若干部分。举非限制性实例来说，湿式蚀刻剂可为氟化氢(HF)。尽管可使用单一湿式蚀刻剂来移除多晶硅材料112及蚀刻终止材料110并横向蚀刻氧化物支柱材料108，但可使用多种蚀刻剂来分别移除这些材料。或者，相对于蚀刻终止材料110对于氧化物支柱材料108及氮化物材料106为选择性的湿式蚀刻剂可引入到通过移除间隔物材料119所产生的间隙中。如由围绕氧化物支柱124B的虚线所指示，湿式蚀刻剂可底切氧化物支柱材料108及氮化物材料106而蚀刻终止材料110保持大致完整。在移除蚀刻终止材料110后，第二沟槽122及氧化物支柱124可大致如图6中所示。或者，干式蚀刻剂可用以扩大通过移除间隔物材料119所产生的间隙。
尽管移除多晶硅材料112、蚀刻终止材料110以及氧化物支柱材料108及氮化物材料106的若干部分可如先前所描述而进行，但可涵盖额外处理动作以产生第二沟槽122及氧化物支柱124。用以形成氧化物支柱124的蚀刻条件可产生氧化物支柱124的大致垂直的侧壁125。第二沟槽122及氧化物支柱124中的每一者可具有F/2的宽度。第二沟槽122的宽度可对应于最终形成于衬底102中的栅极129的宽度(参见图8)。氧化物支柱124的宽度可对应于最终形成于衬底102中的鳍状物130的宽度(参见图8)。
如图7中所示，氧化物支柱124可用作延伸第二沟槽122的深度的硬掩模，从而在衬底102中形成第二沟槽122′。第二沟槽122′在图6中及在图7中使用虚线来展示为部分用栅极材料128填充。由于氧化物支柱124具有大致垂直的侧壁125，所以衬底102中的第二沟槽122′的侧壁也可为大致垂直的。另外，衬底102在氧化物支柱124下的对应于最终形成于衬底102中的鳍状物130的剩余部分(参见图8)可具有大致垂直的侧壁。可通过对氧化物材料106及氮化物材料104以及衬底102的经暴露部分进行干式蚀刻来形成第二沟槽122′。在此蚀刻期间，填充材料120、衬垫118及氧化物支柱124可经蚀刻大致等同于氧化物材料106、氮化物材料104及衬底102经蚀刻的量的量。因而，填充材料120及衬垫118的上表面可与氧化物支柱124′的剩余部分的上表面大致共平面。第二沟槽122′可具有大约
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的深度。第二沟槽122′可对应于定位于鳍状物130的两侧上的RAD沟槽。形成于第二沟槽122′中的特征可包含(但不限于)隔离区、栅极或三维晶体管。举非限制性实例来说，栅极129形成于第二沟槽122′中(参见图8)。可沿第二沟槽122′的侧壁及底部水平表面形成栅极氧化物126(例如SiO2)。可用例如氮化钛的栅极材料128来填充第二沟槽122′。可(例如)通过CMP或其它常规技术来移除栅极材料128的上覆于衬垫118、填充材料120及氧化物支柱124′的部分。另外，可移除栅极材料128的保留于第二沟槽122′中的部分，从而使栅极材料128凹入于栅极氧化物126的上表面下。举非限制性实例来说，可使栅极材料128在栅极氧化物126的上表面下凹入大约尽管可如上文所描述进行沉积栅极材料128、通过CMP移除栅极材料128的若干部分及使栅极材料128的若干部分凹入，但可涵盖各种其它处理动作以产生展示于图7中的结构。
可移除在衬底102上方保留的氧化物支柱124′、氮化物材料106及氧化物材料104，且氮化物材料(未图示)可沉积于栅极材料128上方以防止氧化，从而产生如图8中所示的半导体结构134A。可通过常规技术来移除氧化物支柱124′、氮化物材料106及氧化物材料104以形成展示于图8中的半导体衬底134A。半导体结构134A可包含至少一个栅极129、至少一个鳍状物130及至少一个隔离氧化物区132。半导体结构134A可经受如此项技术中已知的进一步处理以产生例如DRAM的所要存储器装置。由于存储器装置的形成在此项技术中为已知的，所以并未在本文中详细描述进一步处理。如此项技术中已知，衬底102的若干部分(包含鳍状物130的若干部分)可用适当掺杂剂植入以产生沟道及源极/漏极区。衬底102可使用例如离子植入或扩散的任何合适掺杂工艺来掺杂。如此项技术中已知，衬底102可于上文所描述的处理动作的一个或一个以上阶段掺杂。举非限制性实例来说，可通过常规技术形成衬底102的扩散区以提供与鳍状物130的经掺杂区的电性连接。由于植入技术在此项技术中为已知的，所以并未在本文中详细描述衬底102的掺杂。
举非限制性实例来说，半导体结构134A可用于例如双侧FinFET的具有两个栅极129的存储器装置中。栅极129可控制存取晶体管，所述存取晶体管通过隔离氧化物区132与相邻存取晶体管隔离。栅极129之间的金属/金属隔离是通过隔离氧化物区132来提供，而到隔离氧化物区132中的硼植入可提供栅极129之间的电主体隔离。鳍状物130形成晶体管的若干部分。由于鳍状物130具有大致垂直的侧壁，所以在栅极材料128沉积于第二沟槽122′中以形成栅极129时，栅极129经隔离且邻近栅极129之间的短路大致减少或消除。额外的应用中也可使用类似于上文所描述的方法的方法。举非限制性实例来说，可在产生双垂直晶体管或单电容器4F2DRAM单元时使用半导体结构134A。
通过利用上文所描述的工艺来形成半导体结构134A而实现众多优点。通过结合多晶硅材料112及氧化物支柱材料108的大致垂直的蚀刻利用间隔物材料119，形成于衬底102中的特征可自对准且具有大致相等的宽度。举例来说，特定鳍状物130的任一侧上的栅极129可具有大致相等的宽度。由于特征经自对准，所以半导体结构134A可使用一个光刻动作来形成，此节省成本及额外光刻动作。本文中所描述的工艺还向在所述工艺期间形成的半导体结构提供额外稳定性，因为鳍状物130具有为F的宽度。对比来说，通过在第7,098,105号美国专利及第2006/0046407号美国专利申请公开案中描述的工艺所产生的鳍状物具有为1/2F的宽度，且因此在结构上可能较不稳定。另外，栅极材料128可以较大厚度沉积于栅极129中，因为并未利用侧壁保护。此外，特定鳍状物130的任一侧上的栅极129可经有效隔离。另外，用以在上覆于衬底102的材料中形成图案的光罩可与在第7,098,105号美国专利及第2006/0046407号美国专利申请公开案中描述的工艺中所使用的光罩相同。因而，无需制造新光罩以进行上文所描述的工艺。
上文提及的工艺的额外优点为，所述工艺可通过增加第一沟槽116″(隔离沟槽)与第二沟槽122′(RAD沟槽)之间的重叠来防止在第一沟槽116″与第二沟槽122′之间形成条。如先前所描述，通过底切衬底102(在图4中通过虚线所展示)，第一沟槽116″及第二沟槽122′可在后续处理期间重叠，从而防止在沟槽116″、122′之间形成硅条。因而，当第一沟槽116″(隔离沟槽)与第二沟槽122′(RAD沟槽)分别用填充材料120与栅极材料128填充时，如图9中所示，相应沟槽中的填充材料120与栅极材料128的至少一部分重叠。
在另一实施例中，半导体结构134B(参见图18)的栅极129之间的改进的物理隔离是通过以下方式来实现：延伸Leffective，及增加场栅极氧化物，使得Vt可增加而高于操作电压。栅极129之间的隔离可在不利用第二光刻或掩蔽动作的情况下实现，此提供大量成本节省。另外，可形成自对准特征。为了形成半导体结构134B(参见图18)，如图10中所说明，可提供具有上覆于衬底102的上表面的硬掩模材料114的衬底102。硬掩模材料114可为例如Si3N4的氮化物，且可通过常规技术沉积于衬底102上。可通过常规技术于衬底102上方形成硬掩模材料114。可通过常规光刻技术使光阻材料(未图示)沉积于硬掩模材料114上方、图案化并显影。如在此项技术中已知，为了在展示于图11中的衬底102中产生图案，具有相应图案的光罩(未图示)可经产生且用以使光阻材料图案化。由于光阻材料及光刻技术在此项技术中为已知的，所以在本文中并未详细论述对光阻材料进行选择、沉积、图案化及显影以产生所述图案。光阻材料中的图案可转印到硬掩模材料114及衬底102，从而在衬底102中产生具有相等宽度的线及空间的图案。举非限制性实例来说，线可具有为F或F/2的宽度。图案的线可在衬底102中形成鳍状物130。鳍状物130可具有硬掩模材料114的在鳍状物130上方保留的部分。鳍状物130可使用例如基于溴化氢(“HBr”)的化学处理的常规干式蚀刻化学处理来产生。
如图12中所示，牺牲材料170可共形地沉积于鳍状物130上方。在沉积牺牲材料170前，可任选地将牺牲氧化物材料174共形地沉积于鳍状物130上方。如果存在，则牺牲氧化物材料174可在衬底102与牺牲材料170之间提供改进的界面。可通过ALD或其它共形沉积技术来沉积牺牲材料170。用作牺牲材料170的材料可基于牺牲材料170相对于其它经暴露材料(例如，经暴露的氧化物材料)的蚀刻特性的蚀刻特性来选择。牺牲材料170可相对于其它经暴露材料而选择性蚀刻。如本文中所使用，当材料展现比暴露于同一蚀刻化学处理的另一材料的蚀刻速率大至少大约2倍的蚀刻速率时，所述材料是“可选择性蚀刻的”。理想地，此材料具有比暴露于同一蚀刻化学处理的另一材料的蚀刻速率大至少大约10倍的蚀刻速率。牺牲材料170可为具有所要蚀刻选择性的低成本、低质量材料。如本文中所使用，术语“低质量”意味着且包含具有杂质的合适材料。牺牲材料170可包含有助于其相对于其它经暴露材料的蚀刻选择性的碳杂质。由于牺牲材料170并不存在于半导体结构134B中，所以这些杂质于牺牲材料170中的存在对包含半导体结构134B的半导体装置的操作是无害的。牺牲材料170可为具有低沉积温度的低密度氧化物。牺牲材料170的沉积温度可从大约50℃到大约150℃变动，例如大约75℃。举非限制性实例来说，牺牲材料170为SiO2，且通过ALD来沉积。通过控制沉积技术及牺牲材料170的沉积温度，具有所要蚀刻选择性的牺牲材料170可形成于鳍状物130上方。所沉积牺牲材料170的低沉积温度及低密度以及牺牲材料170中的杂质的存在使牺牲材料170与其它经暴露氧化物材料相比能够以较快速率移除。所沉的积牺牲材料170的厚度可近似等于最终形成于半导体结构134B(参见图18)中的栅极129的宽度。举非限制性实例来说，牺牲材料170通过ALD以为F/2的厚度沉积于鳍状物130上方。
牺牲材料170可保护鳍状物130的侧壁，提供自对准，且在衬底102的后续蚀刻期间充当硬掩模。如图13中所说明，牺牲材料170可用作硬掩模以在衬底102中蚀刻第一沟槽116(或隔离沟槽)。第一沟槽116可形成于邻近鳍状物130之间，从而分离鳍状物130。为了形成第沟槽116，可使用例如HBr/Cl2等离子蚀刻或碳氟化合物等离子蚀刻的常规干式等离子蚀刻来蚀刻牺牲材料170、牺牲氧化物材料174(如果存在)及衬底102。或者，可使用常规干式等离子蚀刻独立于衬底102来蚀刻牺牲材料170及牺牲氧化物材料174(如果存在)。第一沟槽116的深度可取决于待形成于第一沟槽116中的特征且取决于用于物理隔离形成于衬底102上的栅极129(参见图18)的要求。如此项技术中已知，第一沟槽116的深度可由所属领域的技术人员来选择，且可通过适当调整蚀刻条件来实现。如图13中所示，尽管干式等离子蚀刻可移除衬底102及牺牲材料170的若干部分，但牺牲材料170的垂直部分可保留于鳍状物130的侧壁上。如下文所描述，牺牲材料170可在后续处理期间经移除以形成第二沟槽122。
如图14中所示，可用填充材料120来填充第一沟槽116。填充材料120还可在鳍状物130上方延伸。填充材料120可为具有不同于牺牲材料170的蚀刻特性的电介质材料。因而，可相对于填充材料120选择性蚀刻牺牲材料170。填充材料120可为包含(但不限于)TEOS的高质量、高密度氧化物材料。如本文中所使用，术语“高质量”意味着且包含大致无杂质的材料。举非限制性实例来说，填充材料120可为通过Applied Producer高纵横比工艺(“HARP”)沉积的TEOS，TEOS可从应用材料公司(Applied Materials)(加利福尼亚州，圣克拉拉市)购买。氧化物材料可以高于牺牲材料170的温度来沉积。
如图15中所示，填充材料120可(例如)通过CMP来平坦化以暴露硬掩模材料114的上表面176。除移除填充材料120的若干部分外，平坦化还可移除牺牲材料170上覆于硬掩模材料114的部分。如图16中所示，在鳍状物130的侧壁上保留的牺牲材料170及牺牲氧化物材料174(如果存在)可经选择性移除，从而邻近于鳍状物130而形成第二沟槽122(或RAD沟槽)。牺牲材料170可使用相对于填充材料120及硬掩模材料114对于牺牲材料170为选择性的干式蚀刻化学处理或湿式蚀刻化学处理来移除。因而，第一沟槽116中的填充材料120可保持大致完整。蚀刻化学处理可具有牺牲材料170相对于填充材料120的大于大约20∶1(例如，大于大约100∶1)的选择性。举非限制性实例来说，HF的稀释溶液可用以选择性移除牺牲材料170。然而，也可使用具有所要选择性的其它常规蚀刻化学处理。通过利用牺牲材料170与填充材料120之间的蚀刻特性的差异，填充材料120可保留于第一沟槽116中，而牺牲材料170经移除。
如图17中所示，可通过常规技术使栅极氧化物126生长于第二沟槽122中，且于栅极氧化物126上方沉积栅极材料128。如图18中所示，可移除栅极材料128的在填充材料120的顶部表面上方延伸的部分，从而产生具有栅极129及隔离氧化物区132的半导体结构134B。可通过常规技术(例如，通过CMP)来移除栅极材料128的所述部分以暴露硬掩模材料114的顶部表面。可使用常规湿式蚀刻或干式蚀刻工艺使栅极材料128进一步凹入到所要深度。可通过隔离氧化物区132使所得栅极129彼此有效隔离。如上文所描述而形成的栅极129的Leffective可比常规栅极的Leffective长大约4或大约5倍。半导体结构134B可经受额外处理以产生所要存储器装置。此处理在此项技术中为已知的，且因此并未在本文中详细描述。举非限制性实例来说，半导体结构134B可用于镶嵌工艺中。镶嵌工艺在此项技术中为已知的，且因此并未在本文中详细论述。在后续处理期间，可移除在鳍状物130上方保留的硬掩模材料114，在此时半导体结构134B可大致等同于半导体结构134A。
在又一实施例中，可通过在衬底102中形成V形沟槽184(参见图19)来实现由半导体结构134D(参见图21)的栅极材料128形成的栅极(未图示)之间的改进的物理隔离。因而，栅极的Leffective及场栅极氧化物可增加。可在不利用第二光刻或掩蔽动作的情况下实现栅极之间的隔离，此给工艺提供了显著的成本节省。另外，还可形成自对准特征。在此实施例中，如先前在图10到图12中所描述并说明，鳍状物130可形成于衬底102中，且牺牲氧化物材料174(如果存在)及牺牲材料170共形地沉积于鳍状物130上方。如图19中所说明，牺牲材料170可用作硬掩模在衬底102中形成V形沟槽184。V形沟槽184可具有大致倾斜的侧壁。对比来说，上文所描述且展示于图13中的第一沟槽116可具有大致垂直的侧壁。可通过使用例如HBr/Cl2等离子蚀刻或碳氟化合物等离子蚀刻等常规干式等离子蚀刻来蚀刻牺牲材料170、牺牲氧化物材料174(如果存在)及衬底102而形成V形沟槽184。或者，可使用常规干式等离子蚀刻独立于衬底102来蚀刻牺牲材料170及牺牲氧化物材料174(如果存在)。尽管在图19中展示保留于鳍状物130上方的牺牲材料170具有圆角，但牺牲材料170的角可如先前所提及为方形。可通过控制如此项技术已知的蚀刻条件(如蚀刻化学处理、流动、温度压力、偏压或衬底102的定向)来产生所谓“V形”的V形沟槽184。V形沟槽184的深度可取决于待形成于V形沟槽184中的特征且取决于对物理隔离由栅极材料128形成的栅极的要求。如此项技术中已知，V形沟槽184的所要深度可由所属领域的技术人员来选择，且可通过适当调整蚀刻条件来实现。
在形成V形沟槽184后，如图20中所示，可移除牺牲材料170及牺牲氧化物材料174(如果存在)，从而暴露鳍状物130的侧壁。可通过常规技术来移除这些材料，例如通过使用相对于衬底102及硬掩模材料114对于牺牲材料170为选择性的干式蚀刻化学处理或湿式蚀刻化学处理来移除这些材料。可随后(例如)用栅极氧化物126来填充V形沟槽184，从而形成半导体结构134C。尽管栅极氧化物126可大致填充V形沟槽184，但鳍状物130之间的空间178可保持大致无栅极氧化物126。如图21中所示，栅极材料128可接着共形地沉积于鳍状物130上方。额外牺牲材料180可形成于栅极材料128上方，从而形成半导体结构134D。由于用栅极氧化物126来填充V形沟槽184，所以栅极材料128可形成于鳍状物130上方且并不形成于V形沟槽184中。通过在沉积栅极材料128前用栅极氧化物126填充V形沟槽184，由栅极材料128形成的栅极可在后续处理后彼此有效隔离。产生栅极的处理动作的剩余部分可如第7,098,105号美国专利及第2006/0046407号美国专利申请公开案中所描述来进行。如上文所描述而形成的栅极的Leffective可比常规栅极的Leffective长大约4或大约5倍。
尽管本发明容许各种修改以及替代形式及实施方案，但已举例在图式中展示特定实施例且在本文中已详细描述了所述特定实施例。然而，应理解，本发明并不限于所揭示的特定实施例。实情为，本发明涵盖属于本发明的如由所附权利要求书及其法律等效物所界定的范围的所有修改、等效物及替代。

Claims (34)

1.一种在半导体结构中隔离栅极的方法，其包括：
穿过上覆于树底的多种材料形成多个第一沟槽，所述多种材料包括氮化物材料、氧化物支柱材料、蚀刻终止材料及多晶硅材料；
在所述多个第一沟槽的侧壁上且上覆于所述氮化物材料、所述氧化物支柱材料、所述蚀刻终止材料及所述多晶硅材料形成间隔物材料；
将所述多个第一沟槽至少部分延伸到所述衬底中以形成多个隔离沟槽，所述间隔物材料邻近于所述多晶硅材料、所述蚀刻终止材料、所述氧化物支柱材料及所述氮化物材料而保留于所述多个第一沟槽的所述侧壁上；
用填充材料来填充所述多个隔离沟槽；
移除所述间隔物材料以邻近于所述多晶硅材料、所述蚀刻终止材料、所述氧化物支柱材料及所述氮化物材料的垂直边缘形成间隙；
通过移除所述多晶硅材料及所述蚀刻终止材料以及所述氧化物支柱材料的一部分以形成多个第二沟槽及多个氧化物支柱来扩大所述间隙；以及
将所述多个第二沟槽延伸到所述衬底中以形成多个凹入的存取装置沟槽。
2.根据权利要求1所述的方法，其中穿过上覆于衬底的多种材料形成多个第一沟槽包括：产生所述多个第一沟槽，所述多个第一沟槽包括所述多晶硅材料、所述蚀刻终止材料及所述氧化物支柱材料中的大致垂直的侧壁。
3.根据权利要求1所述的方法，其中穿过上覆于衬底的多种材料形成多个第一沟槽包括：形成具有为F的最小特征大小的所述多个第一沟槽。
4.根据权利要求1所述的方法，其中在所述多个第一沟槽的侧壁上形成间隔物材料包括：将所述多个第一沟槽的宽度减小到F/2。
5.根据权利要求1所述的方法，其中将所述多个第一沟槽至少部分延伸到所述衬底中以形成多个隔离沟槽进一步包括：底切所述衬底的上表面的若干部分。
6.根据权利要求1所述的方法，其中将所述多个第一沟槽至少部分延伸到所述衬底中以形成多个隔离沟槽包括：形成具有大致垂直的侧壁的所述多个隔离沟槽。
7.根据权利要求6所述的方法，其中将所述多个第一沟槽至少部分延伸到所述衬底中以形成多个隔离沟槽包括：形成具有为F/2的宽度的所述多个隔离沟槽。
8.根据权利要求1所述的方法，其进一步包括在所述多个隔离沟槽中沉积衬垫。
9.根据权利要求1所述的方法，其中通过移除所述多晶硅材料及所述蚀刻终止材料以及所述氧化物支柱材料的一部分以形成多个第二沟槽及多个氧化物支柱来扩大所述间隙包括：移除所述多晶硅材料及所述蚀刻终止材料；以及横向蚀刻所述氧化物支柱材料。
10.根据权利要求1所述的方法，其中将所述多个第二沟槽延伸到所述衬底中以形成多个凹入的存取装置沟槽包括：形成具有大致垂直的侧壁的所述多个第二沟槽。
11.根据权利要求1所述的方法，其中将所述多个第二沟槽延伸到所述衬底中以形成多个凹入的存取装置沟槽包括：使用所述多个氧化物支柱作为硬掩模来形成所述多个凹入的存取装置沟槽。
12.根据权利要求1所述的方法，其进一步包括：用栅极材料填充所述多个凹入的存取装置沟槽；以及从所述衬底移除所述多个氧化物支柱。
13.一种半导体结构，其包括：
衬底中的多个隔离沟槽，所述多个隔离沟槽大致用填充材料来填充；
衬垫，其与所述多个隔离沟槽中的所述填充材料接触；以及
所述衬底中的多个凹入的存取装置沟槽，所述多个凹入的存取装置沟槽中的每一凹入的存取装置沟槽邻近于所述衬垫且邻近于上覆于所述衬底的氧化物支柱。
14.根据权利要求13所述的半导体衬底，其中所述多个凹入的存取装置沟槽中的每一凹入的存取装置沟槽邻近于所述衬垫、一个氧化物支柱及所述衬底。
15.根据权利要求13所述的半导体衬底，其中所述多个凹入的存取装置沟槽中的每一凹入的存取装置沟槽的宽度包括形成于所述衬底中的至少一个栅极的宽度。
16.根据权利要求13所述的半导体衬底，其中所述多个凹入的存取装置沟槽中的每一凹入的存取装置沟槽包括为F/2的宽度。
17.根据权利要求13所述的半导体衬底，其中所述氧化物支柱包括为F/2的宽度。
18.根据权利要求13所述的半导体结构，其中所述多个凹入的存取装置沟槽中的每一凹入的存取装置沟槽及所述多个隔离沟槽中的每一隔离沟槽的侧壁具有相对于垂线小于大约5°的倾角。
19.一种在半导体结构中隔离栅极的方法，其包括：
在衬底中形成多个鳍状物，所述多个鳍状物中的每一者具有形成于所述鳍状物的顶部表面上的硬掩模材料；
在所述多个鳍状物上方形成牺牲材料；
在所述衬底中形成多个第一沟槽，所述多个第一沟槽中的每一第一沟槽分离所述
多个鳍状物中的每一鳍状物；
在所述多个第一沟槽中沉积填充材料；
移除所述填充材料的一部分以暴露所述硬掩模材料的顶部表面；
移除所述牺牲材料以形成多个第二沟槽；
在所述多个第二沟槽中沉积栅极材料；以及
移除所述栅极材料的一部分以暴露所述硬掩模材料的所述顶部表面。
20.根据权利要求19所述的方法，其中在所述多个鳍状物上方形成牺牲材料包括：共形地沉积具有杂质的低沉积温度低密度氧化物材料。
21.根据权利要求19所述的方法，其中在所述衬底中形成多个第一沟槽包括：利用所述多个鳍状物上方的所述牺牲材料作为硬掩模来形成所述多个第一沟槽。
22.根据权利要求19所述的方法，其中在所述多个第一沟槽中沉积填充材料包括：在所述多个第一沟槽中沉积高密度氧化物材料。
23.根据权利要求19所述的方法，其中在所述多个第一沟槽中沉积填充材料及移除所述填充材料的一部分以暴露所述硬掩模材料的顶部表面包括：在所述多个第一沟槽中形成多个隔离氧化物区。
24.根据权利要求19所述的方法，其中移除所述牺牲材料以形成多个第二沟槽包括：邻近于所述多个鳍状物中的每一鳍状物形成所述多个第二沟槽。
25.根据权利要求19所述的方法，其中在所述多个第二沟槽中沉积栅极材料及移除所述栅极材料的一部分以暴露所述硬掩模材料的所述顶部表面包括：在所述多个第二沟槽中形成多个栅极。
26.根据权利要求25所述的方法，其进一步包括使所述栅极材料凹入。
27.一种在半导体结构中隔离栅极的方法，其包括：
在衬底中形成多个鳍状物，所述多个鳍状物中的每一者具有形成于所述鳍状物的顶部表面上的硬掩模材料；
在所述多个鳍状物上方形成牺牲材料；
在所述衬底中形成多个V形沟槽；
从所述多个鳍状物移除所述牺牲材料；
用栅极氧化物填充所述多个V形沟槽；以及
在所述多个鳍状物上方形成栅极材料。
28.根据权利要求27所述的方法，其中在所述衬底中形成多个V形沟槽包括：形成所述多个V形沟槽中的每一V形沟槽，从而分离所述多个鳍状物中的每一鳍状物。
29.根据权利要求27所述的方法，其中从所述多个鳍状物移除所述牺牲材料包括：暴露所述多个鳍状物的侧壁。
30.根据权利要求27所述的方法，其中用栅极氧化物填充所述多个V形沟槽包括：在未将所述栅极氧化物沉积于所述多个鳍状物的侧壁上的情况下用所述栅极氧化物填充所述多个V形沟槽。
31.一种半导体结构，其包括：
衬底，其包括多个鳍状物及多个V形沟槽，所述多个V形沟槽中的每一V形沟槽分离所述多个鳍状物中的每一鳍状物。
32.根据权利要求31所述的半导体结构，其中所述多个鳍状物包括多个硅鳍状物。
33.根据权利要求31所述的半导体结构，其进一步包括所述多个V形沟槽中的栅极氧化物。
34.根据权利要求31所述的半导体结构，其中所述多个V形沟槽大致用栅极氧化物填充，且栅极材料与所述多个鳍状物的侧壁接触。
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