CN102024726B - Mos器件的检测方法及制造方法 - Google Patents
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- 238000001514 detection method Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 259
- 239000000758 substrate Substances 0.000 claims abstract description 251
- 238000005530 etching Methods 0.000 claims abstract description 108
- 238000000034 method Methods 0.000 claims abstract description 72
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims description 57
- 239000011248 coating agent Substances 0.000 claims description 39
- 238000000576 coating method Methods 0.000 claims description 39
- 238000005259 measurement Methods 0.000 claims description 31
- 150000004767 nitrides Chemical class 0.000 claims description 26
- 230000008439 repair process Effects 0.000 claims description 20
- 206010010144 Completed suicide Diseases 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- 238000013459 approach Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000010276 construction Methods 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 238000000691 measurement method Methods 0.000 abstract 1
- 230000003287 optical effect Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 24
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000012545 processing Methods 0.000 description 8
- 230000008901 benefit Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000003486 chemical etching Methods 0.000 description 5
- 239000012071 phase Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000001066 destructive effect Effects 0.000 description 3
- 239000000428 dust Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- -1 as shown in Figure 2 Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005554 pickling Methods 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种MOS器件的检测方法和MOS器件的制造方法，该检测方法包括步骤：提供半导体衬底；在半导体衬底上依次形成栅氧层和栅导电层；对所述栅导电层进行刻蚀，形成至少两个间隔排列的栅极；利用光学关键尺寸测量方法对具有所述栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差；根据所述栅极与栅极间隔处的半导体衬底的高度差和栅极的高度，得到栅极间隔处半导体衬底的凹陷深度。本发明通过提供一种简便的检测MOS器件源极区和漏极区的硅层凹陷深度的方法，降低MOS器件的生产成本。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种MOS器件的检测方法及制造方法。
背景技术
在半导体制造工艺中，经常需要形成MOS器件。制造MOS器件时，包括步骤：首先在半导体衬底上形成栅氧层和多晶硅层，然后刻蚀后形成栅极；接着，利用热氧化的方法形成覆盖栅侧壁和半导体衬底的氧化物层，然后进行刻蚀形成栅极侧壁上的栅侧壁修复层；接着，形成覆盖栅侧壁和半导体衬底的氧化物、氮化物或者氧化物-氮化物叠层结构，然后进行刻蚀形成栅极侧壁上的栅侧壁层；还可以包括，形成覆盖栅侧壁和半导体衬底的SAB(SALICIDE-BLOCK硅化阻挡)层，然后刻蚀形成覆盖栅极顶部的SAB层；接着，在栅极两侧的半导体衬底内注入掺杂离子，形成源极区和漏极区，从而形成MOS器件。
例如在专利申请号“20071017280.4”的专利申请文献中公开了一种MOS器件的制造方法。
对利用上述方法得到MOS器件测量中发现，源极区和漏极区的硅层存在凹陷。随着器件尺寸的减小，源极区和漏极区凹陷的问题会严重影响器件的性能，尤其对于65nm及以下工艺。在半导体器件的制造中，源极区和漏极区上还需要进一步的形成硅化物，由于源极区和漏极区的硅层凹陷，因此硅-硅化物界面也向下移动，硅-硅化物界面的下陷将会增加源极区和漏极区的阻抗，从而使源极区和漏极区的导通电流下降。
因此在65nm及以下工艺中，需要对源极区和漏极区的硅层凹陷深度进行检测，但是在现有技术中，没有有效的对源极区和漏极区的硅层凹陷深度进行检测的方法，通常是将MOS器件进行切片测量，这样使得MOS器件报废，因此增大了生产成本。
发明内容
本发明解决的技术问题是提供一种简便的检测MOS器件源极区和漏极区的硅层凹陷深度的方法及一种MOS器件的制造方法，降低MOS器件的生产成本。
为了解决上述问题，本发明提供了一种MOS器件的检测方法，包括步骤：
提供半导体衬底；
在半导体衬底上依次形成栅氧层和栅导电层；
对所述栅导电层进行刻蚀，形成至少两个间隔排列的栅极；
利用光学关键尺寸测量方法对具有所述栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差；
根据所述栅极与栅极间隔处的半导体衬底的高度差和栅极的高度，得到栅极间隔处半导体衬底的第一凹陷深度。
可选的，还包括步骤：
在所述栅极两侧形成栅极侧壁，所述栅极侧壁和栅极构成栅极结构；
利用光学关键尺寸测量方法对具有所述栅极结构的半导体衬底进行测量，得到栅极结构与栅极结构两侧的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差得到栅极间隔处半导体衬底的第三凹陷深度。
可选的，所述形成栅极侧壁的步骤包括：
利用热氧化方法形成覆盖栅极的半导体衬底的第一氧化物层；
对所述第一氧化物层进行刻蚀，形成栅侧壁修复层；
形成覆盖所述栅侧壁修复层、栅极和半导体衬底的第二氧化物层；
在所述第二氧化物层外形成氮化物层；
刻蚀所述氮化物层和所述第二氧化物层，形成栅极侧壁。
可选的，在所述形成栅侧壁修复层的步骤后，且形成第二氧化物层前还包括：
利用光学关键尺寸测量方法对具有栅侧壁修复层和栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差；
利用所述栅极与栅极间隔处的半导体衬底的高度差，得到栅极与栅极间隔处的半导体衬底的第二凹陷深度。
可选的，还包括步骤：
形成覆盖所述栅极结构和半导体衬底的硅化阻挡层；
对所述硅化阻挡层进行刻蚀，形成覆盖栅极顶部的硅化阻挡层；
利用光学关键尺寸测量方法对刻蚀硅化物层后的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差，得到栅极间隔处半导体衬底的第四凹陷深度。
可选的，还包括步骤：
刻蚀栅极侧壁中的氮化物层；
利用光学关键尺寸测量方法对刻蚀氮化物层后的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差，得到栅极间隔处半导体衬底的第五凹陷深度。
可选的，所述第一凹陷深度小于50埃。
可选的，所述栅极的高度为4000埃。
相应的，本发明还提供了一种MOS器件的检测方法，包括步骤：
提供半导体衬底，所述半导体衬底上具有至少两个间隔排列的栅极；
依次形成覆盖所述栅极和半导体衬底的氧化物-氮化硅的叠层结构；
对所述氮化硅进行刻蚀，形成栅极侧壁，栅极和栅极侧壁构成栅极结构；
利用光学关键尺寸测量方法对具有所述栅极结构的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
根据所述栅极结构与栅极结构间隔处的半导体衬底的高度差和栅极的高度，得到栅极结构间隔处半导体衬底的第三凹陷深度。
相应的，本发明还提供了一种包括上述检测方法的MOS器件的制造方法，其特征在于，当光学关键尺寸测量后的凹陷深度超过标准值，则调整该光学关键尺寸测量步骤之前的刻蚀工艺，使所述刻蚀工艺对半导体衬底与待刻蚀层的刻蚀选择比降低。
与现有技术相比，本发明主要具有以下优点：
本发明通过在形成栅极的刻蚀步骤后增加利用光学关键尺寸测量方法来检测栅极间隔处半导体衬底的凹陷深度，从而可以监控形成栅极时的刻蚀步骤对半导体衬底源/漏注入区位置造成的凹陷深度，可以用该凹陷深度来反映该刻蚀步骤的性能，当该凹陷深度导致器件不合格时，可以调整刻蚀步骤中的刻蚀选择比，从而使得后续的产品凹陷深度满足要求，从而降低了MOS器件的生产成本。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为本发明的MOS器件第一实施例的检测方法的流程图；
图2至图5为图1所示的MOS器件的检测方法第一实施例的示意图；
图6为本发明的MOS器件的检测方法第二实施例的流程图；
图7为图6所示的MOS器件检测方法中，优选的形成栅极侧壁的步骤的流程图；
图8至图12为形成栅极侧壁的示意图；
图13至图14为本发明的MOS器件检测方法的第三实施例的示意图；
图15至图16为本发明的MOS器件检测方法的第四实施例的示意图。
具体实施方式
由背景技术可知，利用现有技术得到MOS器件的源极区和漏极区的硅层存在凹陷。随着器件尺寸的减小，源极区和漏极区凹陷的问题会严重影响器件的性能，尤其对于65nm及以下工艺。在半导体器件的制造中，源极区和漏极区上还需要进一步的形成硅化物，由于源极区和漏极区的硅层凹陷，因此硅-硅化物界面也向下移动，硅-硅化物界面的下陷将会增加源极区和漏极区的阻抗，从而使源极区和漏极区的导通电流下降。
本发明的发明人经过大量的实验研究后认为，上述源极区和漏极区的硅层凹陷的原因是由于在半导体制造过程中刻蚀步骤造成的，主要的刻蚀步骤包括：半导体衬底上形成栅氧层和栅导电层后刻蚀栅导电层形成栅极；利用热氧化的方法形成覆盖栅侧壁和半导体衬底的氧化物层后，刻蚀形成栅极侧壁上的栅侧壁修复层；形成覆盖栅侧壁和半导体衬底的氧化物、氮化物或者氧化物-氮化物叠层结构后刻蚀形成栅极侧壁上的栅侧壁层；还可以包括，形成覆盖栅侧壁和半导体衬底的SAB(SALICIDE-BLOCK硅化阻挡)层后刻蚀形成覆盖栅极顶部的SAB层，以及在离子注入形成源极区和漏极区后的SPT(刻蚀去除栅侧壁层的氮化物层)。另外在离子注入形成源极区和漏极区的步骤中也容易造成源极区和漏极区的硅层凹陷。
因此本发明的发明人在研究得到产生上述凹陷的原因后，进一步研究得到了下列检测源极区和漏极区硅层凹陷的方法，从而可以对凹陷的深度进行检测，来对产生凹陷的步骤进行监控，当刻蚀步骤产生的凹陷超出合格标准的时候可以对刻蚀步骤进行调整，来减少凹陷的深度，提高MOS器件的质量。
本发明提供了一种MOS器件的检测方法，包括步骤：
提供半导体衬底；
在半导体衬底上依次形成栅氧层和栅导电层；
对所述栅导电层进行刻蚀，形成至少两个间隔排列的栅极；
利用光学关键尺寸测量方法对具有所述栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差；
根据所述栅极与栅极间隔处的半导体衬底的高度差和栅极的高度，得到栅极间隔处半导体衬底的第一凹陷深度。
可选的，还包括步骤：
在所述栅极两侧形成栅极侧壁，所述栅极侧壁和栅极构成栅极结构；
利用光学关键尺寸测量方法对具有所述栅极结构的半导体衬底进行测量，得到栅极结构与栅极结构两侧的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差得到栅极间隔处半导体衬底的第三凹陷深度。
可选的，所述形成栅极侧壁的步骤包括：
利用热氧化方法形成覆盖栅极的半导体衬底的第一氧化物层；
对所述第一氧化物层进行刻蚀，形成栅侧壁修复层；
形成覆盖所述栅侧壁修复层、栅极和半导体衬底的第二氧化物层；
在所述第二氧化物层外形成氮化物层；
刻蚀所述氮化物层和所述第二氧化物层，形成栅极侧壁。
可选的，在所述形成栅侧壁修复层的步骤后，且形成第二氧化物层前还包括：
利用光学关键尺寸测量方法对具有栅侧壁修复层和栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差；
利用所述栅极与栅极间隔处的半导体衬底的高度差，得到栅极与栅极间隔处的半导体衬底的第二凹陷深度。
可选的，还包括步骤：
形成覆盖所述栅极结构和半导体衬底的硅化阻挡层；
对所述硅化阻挡层进行刻蚀，形成覆盖栅极顶部的硅化阻挡层；
利用光学关键尺寸测量方法对刻蚀硅化物层后的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差，得到栅极间隔处半导体衬底的第四凹陷深度。
可选的，还包括步骤：
刻蚀栅极侧壁中的氮化物层；
利用光学关键尺寸测量方法对刻蚀氮化物层后的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差，得到栅极间隔处半导体衬底的第五凹陷深度。
可选的，所述第一凹陷深度小于50埃。
可选的，所述栅极的高度为4000埃。
相应的，本发明还提供了一种MOS器件的检测方法，包括步骤：
提供半导体衬底，所述半导体衬底上具有至少两个间隔排列的栅极；
依次形成覆盖所述栅极和半导体衬底的氧化物-氮化硅的叠层结构；
对所述氮化硅进行刻蚀，形成栅极侧壁，栅极和栅极侧壁构成栅极结构；
利用光学关键尺寸测量方法对具有所述栅极结构的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
根据所述栅极结构与栅极结构间隔处的半导体衬底的高度差和栅极的高度，得到栅极结构间隔处半导体衬底的第三凹陷深度。
相应的，本发明还提供了一种包括上述检测方法的MOS器件的制造方法，其特征在于，当光学关键尺寸测量后的凹陷深度超过标准值，则调整该光学关键尺寸测量步骤之前的刻蚀工艺，使所述刻蚀工艺对半导体衬底与待刻蚀层的刻蚀选择比降低。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
第一实施例
图1为本发明的MOS器件的检测方法的流程图，图2至图5为本发明的MOS器件的检测方法第一实施例的示意图。下面结合图1至图5对本发明的MOS器件的检测方法进行说明。
如图1所示，该检测方法包括步骤：
S10：提供半导体衬底。
具体的，如图2所示，提供半导体衬底100，所述的半导体衬底100可以是单晶硅、多晶硅或非晶硅；所述半导体衬底100也可以是硅、锗、砷化镓或硅锗化合物；该半导体衬底100还可以具有外延层或绝缘层上硅结构；所述的半导体衬底100还可以是其它半导体材料，这里不再一一列举。
S20：在半导体衬底100上依次形成栅氧层和栅导电层。
具体的，参考图3，在半导体衬底100上形成栅氧层102。栅氧层102可以为二氧化硅材料。本实施例中栅氧层102利用热氧化生长或者淀积的方法产生。
因为该栅氧层102起到电绝缘的作用，而且随着工艺尺寸的减小，需要该栅氧层102很薄，因此采用热氧化生长的方式可以获得高质量的栅氧层102。例如该步骤可以具体为：首先清洗半导体衬底100，去除表面的沾污和氧化层，然后为了避免二次污染需要在几小时内将半导体衬底100放入氧化炉，半导体衬底100表面生在一层20埃至50埃的二氧化硅材料的栅氧层102。
在栅氧层102上形成栅导电层104。栅导电层104的材料可以为多晶硅。例如栅导电层104可以采用化学气相淀积形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。因为LPCVD具有优良的台阶覆盖能力。因此本实施例中在栅导电层104的形成过程采用LPCVD。本领域技术人员可以根据制造工艺来确定栅导电层104所需的厚度。
S30：对所述栅导电层104进行刻蚀，形成至少两个间隔排列的栅极。
具体的，参考图4，该刻蚀步骤可以使本领域技术人员所熟知的刻蚀步骤，例如先利用光刻的方法在要形成栅极的位置形成光掩膜图形，接着进行刻蚀。所述刻蚀可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，例如利用含氟气体作为反应气体刻蚀，刻蚀工艺可以为各向异性等离子体刻蚀工艺。
刻蚀后利用酸溶液清洗，就形成至少两个间隔排列的栅极106，本领域技术人员熟知的栅极间隔处的半导体衬底就是半导体衬底要形成源极区和漏极区的位置。
在本实施例中，所述栅极的高度，也就是栅氧层102和栅导电层104的厚度和为4000埃。
在刻蚀过程中，刻蚀离子击穿栅氧层和栅氧层下的半导体衬底发生反应，因为刻蚀后要用酸溶液进行清洗，从而酸洗掉部分栅氧层而使得在栅极106两侧，也就是半导体衬底100要形成源极区和漏极区的位置108造成半导体衬底凹陷，在本发明中成为第一凹陷，例如第一凹陷深度为10埃。
S40：利用光学关键尺寸测量方法对具有所述栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差。
在现有技术中，人们没有意识到刻蚀会造成半导体衬底100要形成源极区和漏极区的位置108会出现凹陷，并且也没有意识到凹陷带来的问题，因此通常在刻蚀步骤后不会对半导体衬底的凹陷就行测量，因此现有技术中仅仅是在MOS器件生产完成后进行切片检测，但是这样造成半导体器件的报废，因此使得生产成本较高。
但本发明的发明人发现在刻蚀步骤中造成的半导体衬底100要形成源极区和漏极区108凹陷会使增加源极区和漏极区的阻抗，从而使源极区和漏极区的导通电流下降，因此使得MOS器件的性能变差，从而本发明中在刻蚀步骤之后采用了光学关键尺寸方法进行检测。
本实施例中通过光学关键尺寸(OCD)测量方法测量栅极与栅极间隔处的半导体衬底的高度差。OCD方法原理如下，参考图5：半导体衬底上的多个栅极可视作一反射光栅，OCD方法通过将一束偏振光200投射到所述栅极106和栅极间隔处108的半导体衬底上，经所述栅极106表面和栅极间隔处108的半导体衬底表面反射后产生相位差，多个栅极106与其间隔处108的半导体衬底的反射光之间产生干涉，通过光敏单元接受所述光的干涉条纹并通过数据处理计算干涉条纹的周期，所述干涉条纹的周期与所述栅极106的之间的距离，栅极与栅极间隔处的半导体衬底的高度差有关系，通过已经获得的干涉条纹的周期，通过计算可得到待监测的栅极106与栅极间隔处108的半导体衬底的高度差d1。
S50：根据所述栅极106与栅极间隔处108的半导体衬底的高度差d1和栅极的高度，得到栅极间隔处108的半导体衬底的第一凹陷深度。
继续参考图5，因为栅极106的高度为形成的栅氧层102和栅导电层104的厚度的和d2，因此利用所述栅极106与栅极间隔处108的半导体衬底的高度差d1减去所述栅极的高度d2，就得到栅极间隔处108的半导体衬底的第一凹陷深度。对于所述第一凹陷深度小于50埃时用其它方法很难测量到，但是这个凹陷深度可能会对半导体器件造成很大影响，因此利用OCD方法可以检测到凹陷深度小于50埃的情况，从而消除器件的缺陷。
该方法具有实时测量的优点，不必对待测的结构进行切片等破坏性处理，简化了工艺、降低了费用并能够实时的监测栅极与栅极间隔处的半导体衬底的高度差，以便于对刻蚀工艺参数进行调整，例如使所述刻蚀工艺对半导体衬底100与栅导电层104的刻蚀选择比降低，使得半导体衬底100的凹陷减小。
第二实施例
图6为本发明的MOS器件的检测方法第二实施例的流程图。在本本实施例中和第一实施例相同的步骤不再赘述，不同在于，除上述实施例中的步骤之外，参考图6还优选的包括下列步骤：
S60：在所述栅极106两侧形成栅极侧壁，所述栅极侧壁和栅极106构成栅极结构。
图7为图6所示的MOS器件检测方法中，优选的形成栅极侧壁的步骤的流程图。图8至图12为形成栅极侧壁的示意图。具体的，参考图7至图12，在一优选实施例中，所述形成栅极侧壁的步骤包括：
S61：利用热氧化方法形成覆盖栅极的和半导体衬底的第一氧化物层。
S62：对所述第一氧化物层进行刻蚀，形成栅侧壁修复层。
S63：形成覆盖所述栅侧壁修复层、栅极和半导体衬底的第二氧化物层。
S64：在第二氧化物层外形成所述氮化物层。
S65：刻蚀所述氮化物层和所述第一氧化物层。
具体的，首先参考图8，可以采用化学气相淀积形成第一氧化物层202，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。
接着，参考图9，对所述第一氧化物层202进行刻蚀，该刻蚀步骤可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术。在本实施例中，采用等离子体刻蚀技术，例如利用含氟气体作为反应气体刻蚀，刻蚀工艺可以为各向异性等离子体刻蚀工艺，刻蚀后形成栅侧壁修复层204。
在该步刻蚀的步骤中，需要将半导体衬底100上的第一氧化物层202去除干净，在去除第一氧化物层202的过程中，刻蚀气体对半导体衬底100也具有刻蚀作用，因此容易对栅极间隔处108的半导体衬底进行过刻蚀，从而半导体衬底100会进一步凹陷，在本发明中称为第二凹陷，例如第二凹陷深度为40埃。
接着，参考图10，形成第二氧化物层206，该步骤可以利用本领域技术人员熟知的方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)。
接着，参考图11，在第二氧化物层206外形成所述氮化物层208，该步骤可以利用本领域技术人员熟知的方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)。
接着，参考图12，刻蚀所述氮化物层208和所述第二氧化物层206，该刻蚀步骤可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，例如利用含氟气体作为反应气体刻蚀，刻蚀工艺可以为各向异性等离子体刻蚀工艺。刻蚀后形成栅极侧壁300，所述栅极侧壁300和栅极106构成栅极结构107。
在该步刻蚀的步骤中，需要将半导体衬底100上的第二氧化物层206去除干净，在去除第二氧化物层206的过程中，刻蚀气体对半导体衬底100也具有刻蚀作用，因此容易对栅极间隔处108的半导体衬底进行过刻蚀，从而半导体衬底100会进一步凹陷，在本发明中称为第三凹陷，例如第三凹陷深度为20埃。
S70：利用光学关键尺寸测量方法对具有所述栅极结构107的半导体衬底进行测量，得到栅极结构107与栅极结构107两侧的半导体衬底的高度差。
本实施例中通过将一束偏振光200投射到所述栅极结构107和栅极结构107间隔处的半导体衬底上，经所述栅极结构107表面和栅极结构107间隔处的半导体衬底表面反射后产生相位差，多个栅极结构107与其间隔处的半导体衬底的反射光之间产生干涉，通过光敏单元接受所述光的干涉条纹并通过数据处理计算干涉条纹的周期，所述干涉条纹的周期与所述栅极结构107的之间的距离，栅极结构107与栅极结构107间隔处的半导体衬底的高度差有关系，通过已经获得的干涉条纹的周期，通过计算可得到待监测的栅极结构107与栅极结构107间隔处的半导体衬底的高度差。
S80：利用所述栅极结构107与栅极结构107间隔处的半导体衬底100的高度差，得到栅极结构间隔处半导体衬底的第三凹陷深度。
然后可以根据所述栅极结构107与栅极结构107间隔处的半导体衬底的高度差和栅极结构107的高度，得到栅极结构107间隔处的半导体衬底的凹陷深度。其中栅极结构107的高度也就是栅极的高度。例如利用所述栅极结构107与栅极结构107间隔处的半导体衬底的高度差减去所述栅极的高度d2，就得到栅极结构107间隔处的半导体衬底的第三凹陷深度。
该方法具有实时测量的优点，不必对待测的结构进行切片等破坏性处理，简化了工艺、降低了费用并能够实时的监测栅极结构107与栅极结构107间隔处的半导体衬底的高度差，以便于对形成栅极侧壁的刻蚀工艺参数进行调整，例如使所述刻蚀工艺对半导体衬底100与氮化物层208的刻蚀选择比降低，使得半导体衬底100的凹陷减小。
因为在刻蚀第一氧化物层202形成栅侧壁修复层204的步骤中，刻蚀气体对半导体衬底100也具有刻蚀作用，因此容易对栅极间隔处108的半导体衬底进行过刻蚀，从而半导体衬底100会进一步凹陷，例如第二凹陷深度为10埃。因此在本实施例的一个优选方案中，在所述形成栅侧壁修复层204的步骤后，且形成第二氧化物层206之前还包括下列步骤：
利用OCD测量方法对具有栅侧壁修复层和栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差；利用所述栅极与栅极间隔处的半导体衬底的高度差，得到栅极处半导体衬底的第二凹陷深度。
具体的，本实施例中通过将一束偏振光投射到所述栅极和栅极结构间隔处的半导体衬底上，经所述栅极表面和栅极间隔处的半导体衬底表面反射后产生相位差，多个栅极与其间隔处的半导体衬底的反射光之间产生干涉，通过光敏单元接受所述光的干涉条纹并通过数据处理计算干涉条纹的周期，所述干涉条纹的周期与所述栅极的之间的距离，栅极与栅极间隔处的半导体衬底的高度差有关系，通过已经获得的干涉条纹的周期，通过计算可得到待监测的栅极与栅极间隔处的半导体衬底的高度差。
然后可以根据所述栅极与栅极间隔处的半导体衬底的高度差和栅极的高度，得到栅极间隔处的半导体衬底的凹陷深度。例如利用所述栅极与栅极间隔处的半导体衬底的高度差减去所述栅极的高度，就得到栅极间隔处的半导体衬底的第二凹陷深度。
该方法具有实时测量的优点，不必对待测的结构进行切片等破坏性处理，简化了工艺、降低了费用并能够实时的监测栅极与栅极间隔处的半导体衬底的高度差，以便于对形成栅极侧壁的刻蚀工艺参数进行调整，例如使所述刻蚀工艺对半导体衬底与第一氧化物层的刻蚀选择比降低，使得半导体衬底的凹陷减小。
第三实施例
图13至图14为本发明的MOS器件检测方法的第三实施例的示意图，在本实施例中与第一实施例和第二实施例相同的步骤不再赘述，不同在于在本实施例中还可以包括下列步骤，参考图13，还包括步骤：
形成覆盖所述栅极结构107和半导体衬底的硅化阻挡层(SAB)302。对所述硅化阻挡层302进行刻蚀，形成覆盖栅极顶部的硅化阻挡层302。利用OCD测量方法对刻蚀硅化物层后的半导体衬底进行测量，得到栅极结构107与栅极结构107间隔处的半导体衬底的高度差。利用所述栅极结构107与栅极结构107间隔处的半导体衬底的高度差，得到栅极间隔处半导体衬底的第四凹陷深度。
具体的，可以采用化学气相淀积形成覆盖半导体衬底100和栅极结构107的硅化阻挡层302，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。因为LPCVD具有优良的台阶覆盖能力。硅化阻挡层302的材料可以为氧化物或者氮化物。
然后对所述硅化阻挡层302进行刻蚀，该刻蚀步骤可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术。在本实施例中，采用等离子体刻蚀技术，例如利用含氟气体作为反应气体刻蚀，刻蚀工艺可以为各向异性等离子体刻蚀工艺，刻蚀后形成覆盖栅极106顶部的硅化阻挡层302。
在该步刻蚀的步骤中，需要将半导体衬底100上的硅化阻挡层302去除干净，在去除硅化阻挡层302的过程中，刻蚀气体对半导体衬底100也具有刻蚀作用，因此容易对栅极间隔处的半导体衬底进行过刻蚀，从而半导体衬底100会进一步凹陷，在本发明中称为第四凹陷，例如第四凹陷深度为10埃至30埃。
参考图14，本实施例中通过将一束偏振光200投射到所述栅极结构107和栅极结构107间隔处的半导体衬底上，经所述栅极结构107表面和栅极结构107间隔处的半导体衬底表面反射后产生相位差，多个栅极结构107与其间隔处的半导体衬底的反射光之间产生干涉，通过光敏单元接受所述光的干涉条纹并通过数据处理计算干涉条纹的周期，所述干涉条纹的周期与所述栅极结构107的之间的距离，栅极结构107与栅极结构107间隔处的半导体衬底的高度差有关系，通过已经获得的干涉条纹的周期，通过计算可得到待监测的栅极结构107与栅极结构107间隔处的半导体衬底的高度差。
然后可以根据所述栅极结构107与栅极结构107间隔处的半导体衬底的高度差和栅极结构107的高度，得到栅极结构107间隔处的半导体衬底的凹陷深度。其中栅极结构107的高度也就是栅极的高度。例如利用所述栅极结构107与栅极结构107间隔处的半导体衬底的高度差减去所述栅极的高度d2，就得到
栅极结构107间隔处的半导体衬底的第四凹陷深度。
当OCD测量后的凹陷深度超过标准值，则调整对硅阻挡层302的刻蚀工艺，使所述刻蚀工艺对半导体衬底与硅阻挡层302的刻蚀选择比降低。从而减小该刻蚀步骤对半导体衬底造成的第四凹陷。
第四实施例
图15至图16为本发明的MOS器件检测方法的第四实施例的示意图，在本实施例中与第三实施例相同的步骤不再赘述，不同在于在本实施例中还可以包括下列步骤，参考图15，还包括步骤：
刻蚀所述氮化物层(该步骤也叫做SPT)；利用OCD测量方法对刻蚀氮化物层后的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差，得到栅极间隔处半导体衬底的第五凹陷深度。
具体的，可以再完成源极区和漏极区的注入后，将氮化物层去除，从而消除氮化硅层的应力作用，该刻蚀步骤可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，例如利用含氟气体作为反应气体刻蚀，刻蚀工艺可以为各向异性等离子体刻蚀工艺。
在该步刻蚀的步骤中，刻蚀气体对半导体衬底100也具有刻蚀作用，因此容易对栅极间隔处的半导体衬底进行过刻蚀，从而半导体衬底100会进一步凹陷，在本发明中称为第五凹陷，例如第五凹陷深度为10埃至30埃。
参考图17，本实施例中通过将一束偏振光200投射到所述栅极结构107和栅极结构107间隔处的半导体衬底上，经所述栅极结构107表面和栅极结构107间隔处的半导体衬底表面反射后产生相位差，多个栅极结构107与其间隔处的半导体衬底的反射光之间产生干涉，通过光敏单元接受所述光的干涉条纹并通过数据处理计算干涉条纹的周期，所述干涉条纹的周期与所述栅极结构107的之间的距离，栅极结构107与栅极结构107间隔处的半导体衬底的高度差有关系，通过已经获得的干涉条纹的周期，通过计算可得到待监测的栅极结构107与栅极结构107间隔处的半导体衬底的高度差。
然后可以根据所述栅极结构107与栅极结构107间隔处的半导体衬底的高度差和栅极结构107的高度，得到栅极结构107间隔处的半导体衬底的凹陷深度。其中栅极结构107的高度也就是栅极的高度。例如利用所述栅极结构107与栅极结构107间隔处的半导体衬底的高度差减去所述栅极的高度d2，就得到栅极结构107间隔处的半导体衬底的第五凹陷深度。
当OCD测量后的凹陷深度超过标准值，则调整对氮化物层的刻蚀工艺，使所述刻蚀工艺对半导体衬底与氮化物层的刻蚀选择比降低。从而减小该刻蚀步骤对半导体衬底造成的第五凹陷。
相应的本发明还提供了一种MOS器件的检测方法，包括步骤：
提供半导体衬底，所述半导体衬底上具有至少两个间隔排列的栅极；
依次形成覆盖所述栅极和半导体衬底的氧化物-氮化硅的叠层结构；
对所述氮化硅进行刻蚀，形成栅极侧壁，栅极和栅极侧壁构成栅极结构；
利用OCD测量方法对具有所述栅极结构的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
根据所述栅极结构与栅极结构间隔处的半导体衬底的高度差和栅极的高度，得到栅极结构间隔处半导体衬底的第三凹陷深度。
该MOS器件的检测方法中各步骤具体的实施方式可以参考第一实施例至第四实施例的描述，因此不再赘述。
相应的本发明还提供了一种MOS器件的制造方法，包括上述实施例中的检测方法，当OCD测量后的凹陷深度超过标准值，则调整该OCD测量步骤之前的刻蚀工艺，使所述刻蚀工艺对半导体衬底与待刻蚀层的刻蚀选择比降低。
例如，如果是在栅极的刻蚀步骤半导体衬底第一凹陷超出标准值，则调整使所述刻蚀工艺对半导体衬底100与栅导电层104的刻蚀选择比降低，如果是在第一氧化物层的刻蚀步骤半导体衬底第二凹陷超出标准值，则调整所述刻蚀工艺对半导体衬底与第一氧化物层的刻蚀选择比降低，使得半导体衬底的凹陷减小。
然后在栅极108两侧的半导体衬底中形成源极区和漏极区，就形成了MOS器件。该步可以采用本领域技术人员熟知的方法，例如采用离子注入的方式向具有栅极的半导体衬底注入P型离子，例如硼离子，在栅极两侧的半导体衬底中便形成高浓度的源极区和漏极区。在形成源极区和漏极区之前还可以包括在栅极的侧上形成侧壁层。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种MOS器件的检测方法，其特征在于，包括步骤：
提供半导体衬底；
在半导体衬底上依次形成栅氧层和栅导电层；
对所述栅导电层进行刻蚀，形成至少两个间隔排列的栅极；
利用光学关键尺寸测量方法对具有所述栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差；
根据所述栅极与栅极间隔处的半导体衬底的高度差和栅极的高度，得到栅极间隔处半导体衬底的第一凹陷深度。
2.根据权利要求1所述的检测方法，其特征在于，还包括步骤：
在所述栅极两侧形成栅极侧壁，所述栅极侧壁和栅极构成栅极结构；
利用光学关键尺寸测量方法对具有所述栅极结构的半导体衬底进行测量，得到栅极结构与栅极结构两侧的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差得到栅极间隔处半导体衬底的第三凹陷深度。
3.根据权利要求2所述的检测方法，其特征在于，所述形成栅极侧壁的步骤包括：
利用热氧化方法形成覆盖栅极和半导体衬底的第一氧化物层；
对所述第一氧化物层进行刻蚀，形成栅侧壁修复层；
形成覆盖所述栅侧壁修复层、栅极和半导体衬底的第二氧化物层；
在所述第二氧化物层外形成氮化物层；
刻蚀所述氮化物层和所述第二氧化物层，形成栅极侧壁。
4.根据权利要求3所述的检测方法，其特征在于，在所述形成栅侧壁修复层的步骤后，且形成第二氧化物层前还包括：
利用光学关键尺寸测量方法对具有栅侧壁修复层和栅极的半导体衬底进行测量，得到栅极与栅极间隔处的半导体衬底的高度差；
利用所述栅极与栅极间隔处的半导体衬底的高度差，得到栅极与栅极间隔处的半导体衬底的第二凹陷深度。
5.根据权利要求2所述的检测方法，其特征在于，还包括步骤：
形成覆盖所述栅极结构和半导体衬底的硅化阻挡层；
对所述硅化阻挡层进行刻蚀，形成覆盖栅极顶部的硅化阻挡层；
利用光学关键尺寸测量方法对刻蚀硅化物层后的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差，得到栅极间隔处半导体衬底的第四凹陷深度。
6.根据权利要求3所述的检测方法，其特征在于，还包括步骤：
刻蚀栅极侧壁中的氮化物层；
利用光学关键尺寸测量方法对刻蚀氮化物层后的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
利用所述栅极结构与栅极结构间隔处的半导体衬底的高度差，得到栅极间隔处半导体衬底的第五凹陷深度。
7.根据权利要求1所述的检测方法，其特征在于，所述第一凹陷深度小于50埃。
8.根据权利要求1所述的检测方法，其特征在于，所述栅极的高度为4000埃。
9.一种MOS器件的检测方法，其特征在于，包括步骤：
提供半导体衬底，所述半导体衬底上具有至少两个间隔排列的栅极；
依次形成覆盖所述栅极和半导体衬底的氧化物-氮化硅的叠层结构；
对所述氮化硅进行刻蚀，形成栅极侧壁，栅极和栅极侧壁构成栅极结构；
利用光学关键尺寸测量方法对具有所述栅极结构的半导体衬底进行测量，得到栅极结构与栅极结构间隔处的半导体衬底的高度差；
根据所述栅极结构与栅极结构间隔处的半导体衬底的高度差和栅极的高度，得到栅极结构间隔处半导体衬底的第三凹陷深度。
10.一种包括权利要求1至9所述的检测方法的MOS器件的制造方法，其特征在于，当光学关键尺寸测量后的凹陷深度超过标准值，则调整该光学关键尺寸测量步骤之前的刻蚀工艺，使所述刻蚀工艺对半导体衬底与待刻蚀层的刻蚀选择比降低。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101962046A CN102024726B (zh) | 2009-09-23 | 2009-09-23 | Mos器件的检测方法及制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101962046A CN102024726B (zh) | 2009-09-23 | 2009-09-23 | Mos器件的检测方法及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102024726A CN102024726A (zh) | 2011-04-20 |
| CN102024726B true CN102024726B (zh) | 2012-01-25 |
Family
ID=43865867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009101962046A Expired - Fee Related CN102024726B (zh) | 2009-09-23 | 2009-09-23 | Mos器件的检测方法及制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102024726B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102016212477A1 (de) * | 2016-07-08 | 2018-01-11 | Carl Zeiss Smt Gmbh | Messverfahren und Messsystem zur interferometrischen Vermessung der Abbildungsqualität eines optischen Abbildungssystems |
| CN114076565B (zh) * | 2020-08-18 | 2025-09-09 | 上海华力微电子有限公司 | Cmos图像传感器转移管垂直栅极深度检测方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1848388A (zh) * | 2005-12-09 | 2006-10-18 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 一种在晶片刻蚀工艺中控制关键尺寸偏差的方法 |
| CN101202236A (zh) * | 2006-12-15 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 采用ocd量测芯片台阶高度的方法 |
| CN101211803A (zh) * | 2006-12-25 | 2008-07-02 | 中芯国际集成电路制造(上海)有限公司 | 沟槽轮廓参数检测方法 |
-
2009
- 2009-09-23 CN CN2009101962046A patent/CN102024726B/zh not_active Expired - Fee Related
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|---|---|---|---|---|
| CN1848388A (zh) * | 2005-12-09 | 2006-10-18 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 一种在晶片刻蚀工艺中控制关键尺寸偏差的方法 |
| CN101202236A (zh) * | 2006-12-15 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 采用ocd量测芯片台阶高度的方法 |
| CN101211803A (zh) * | 2006-12-25 | 2008-07-02 | 中芯国际集成电路制造(上海)有限公司 | 沟槽轮廓参数检测方法 |
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| Publication number | Publication date |
|---|---|
| CN102024726A (zh) | 2011-04-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120125 Termination date: 20190923 |