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CN101919048A - 具有平坦化碳纳米管层的存储器单元及其制造方法 - Google Patents

具有平坦化碳纳米管层的存储器单元及其制造方法 Download PDF

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CN101919048A
CN101919048A CN2008801236866A CN200880123686A CN101919048A CN 101919048 A CN101919048 A CN 101919048A CN 2008801236866 A CN2008801236866 A CN 2008801236866A CN 200880123686 A CN200880123686 A CN 200880123686A CN 101919048 A CN101919048 A CN 101919048A
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tube
conductor
diode
cnt
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马克·克拉克
布拉德·赫纳
田中世一郎
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SanDisk 3D LLC
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Abstract

在一些方面，提供了制造存储器单元的方法，其包括：(1)在衬底上方制造第一导体；(2)在第一导体上方制造碳纳米管(CNT)材料；(3)沉积电介质材料于所述CNT材料的顶表面上；(4)平坦化所述电介质材料以暴露至少部分所述CNT材料；(5)在所述第一导体上方制造二极管；和(6)在所述CNT材料和所述二极管上方制造第二导体。还提供了许多其他方面。

Description

具有平坦化碳纳米管层的存储器单元及其制造方法
本申请要求下面的美国非临时专利申请的优先权，其全部内容通过引用结合于此：2007年12月31日提交的标题为“MEMORYCELL WITHPLANARIZED CARBON NANOTUBE LAYER AND METHODS OFFORMING THE SAME”的美国专利申请序号第11/968，159号(律师案号第SD-MXD-368号)；
相关申请的交叉引用
本申请涉及下面的专利申请，其全部内容通过引用结合于此，用于所有目的。
2007年12月3日提交的标题为“MEMORY CELL THAT EMPOLYS ASELECTIVELY FABRICATED CARBON NON-TUBE REVERSIBLERESISTANCE-SWITHING ELEMENT ANDMETHODS OF FORMING THESAME”的美国专利申请序号第11/968,154号(律师案号第SD-MXD-348号)；
2007年12月31日提交的标题为“MEMORYCELL THAT EMPOLYS ASELECTIVELY FABRICATED CARBON NON-TUBE REVERSIBLERESISTANCE-SWITHING ELEMENT FOMRED OVER A BOTTOMCONDUCTOR ANDMETHODS OF FORMING THE SAME”的美国专利申请序号第11/968,156号(律师案号第SD-MXD-351号)。
技术领域
本发明涉及非易失性存储器，并且更具体地涉及采用形成于底部导体上方的选择性制造的碳纳米管(CNT)可逆电阻率转换元件的存储器单元及其制造方法。
背景技术
已知由可逆电阻率转换元件形成的非易失性存储器。例如于2005年5月9日提交的，标题为“REWRITEABLE MEMORY CELL COMPRISING ADIODE AND A RESISTANCE-SWITCHING MATERIAL”的美国专利申请序列号11/125,939(以下，“’939申请”)，其整体通过引用结合于此用于所有目的，描述了包括与可逆电阻率转换材料(例如金属氧化物或者金属氮化物)串连耦合的二极管的可重复写入的非易失性存储器单元。
但是，由可重复写入可逆电阻率转换材料制造存储器装置在技术上有挑战；并且期望采用可逆电阻率转换材料的存储器装置的改善的制造方法。
发明内容
在本发明的第一方面中，提供了制造存储器单元的方法，其包括：(1)在衬底上方制造第一导体；(2)在第一导体上方制造碳纳米管(CNT)材料；(3)沉积电介质材料于CNT材料的顶表面上；(4)平坦化电介质材料以暴露至少部分CNT材料；(5)在第一导体上方制造二极管；和(6)在CNT材料和二极管上方制造第二导体。
在本发明的第二方面中，提供了存储器单元的制造方法，其包括：(1)在衬底上方制造第一导体；(2)通过在第一导体上方制造碳纳米管(CNT)材料而在第一导体上方制造可逆电阻率转换元件；(3)沉积电介质材料于CNT材料的顶表面上；(4)平坦化电介质材料以暴露至少部分CNT材料；(5)在可逆电阻率转换元件上方制造垂直多晶二极管；和(6)在垂直多晶二极管上方制造第二导体。
在本发明的第三方面中，提供了存储器单元的制造方法，其包括：(1)在衬底上方制造第一导体；(2)在第一导体上方制造碳纳米管(CNT)材料；(3)沉积电介质材料于CNT材料的顶表面上；(4)平坦化电介质材料以暴露至少部分CNT材料；(5)制造与CNT材料的暴露部分电接触的二极管；和(6)在二极管上方制造第二导体。
在本发明的第四方面中，提供了存储器单元，其包括(1)第一导体；(2)包括制造于第一导体上方的碳纳米管(CNT)材料的可逆电阻率转换元件，其中可逆电阻率转换元件包括多个CNT；(3)设置于CNT之间的电介质材料，使得多个CNT在可逆电阻率转换元件的平表面中被暴露；(4)形成于第一导体上方的二极管；和(5)形成于可逆电阻率转换元件和二极管上方的第二导体。
在本发明的第五方面中，提供了多个非易失性存储器单元，其包括(1)在第一方向中延伸的多个基本平行、基本共面的第一导体；(2)多个二极管；(3)多个可逆电阻率转换元件，其中各可逆电阻率转换元件包括多个碳纳米管(CNT)和设置于CNT之间的电介质材料，使得多个CNT在可逆电阻率转换元件的平表面中被暴露；和(4)在与第一方向不同的第二方向中延伸的多个基本平行、基本共面的第二导体。在各存储器单元中，二极管之一形成与可逆电阻率转换元件串连，设置于第一导体之一和第二导体之一之间。各可逆电阻率转换元件包括形成于第一导体之一上方的碳纳米管(CNT)材料。
在本发明的第六方面中，提供了单片三维存储器阵列，其包括形成于衬底上方的第一存储器级。第一存储器级包括多个存储器单元。各存储器单元包括(1)第一导体；(2)包括在第一导体上方制造的碳纳米管(CNT)元件的可逆电阻率转换元件，其中各可逆电阻率转换元件包括多个CNT和设置于CNT之间的电介质材料，使得多个CNT在可逆电阻率转换元件的平表面中被暴露；(3)与可逆电阻率转换元件串连形成的二极管；和(4)形成于可逆电阻率转换元件和二极管上方的第二导体。存储器阵列包括单片地形成于第一存储器级上方的至少一第二存储器级。
在第七方面中，提供了存储器单元，其包括(1)第一导体；(2)在第一导体上方制造的可逆电阻率转换元件，其中可逆电阻率转换元件包括具有设置于多个CNT之间的电介质材料的碳纳米管(CNT)材料和具有被暴露的CNT的平表面；(3)形成与可逆电阻率转换元件的平表面上被暴露的CNT电接触的二极管；和(4)形成于二极管上方的第二导体。还提供了许多其它方面。
从下列详细描述，所附权利要求和附图中，本发明的其它特征和方面将变得更为显见。
附图说明
图1是根据本发明提供的典型存储器单元的示意图。
图2A是根据本发明所提供的存储器单元的第一实施例的简化透视图。
图2B是由图2A的多个存储器单元形成的第一存储器级的一部分的简化透视图。
图2C是根据本发明所提供的第一典型三维存储器阵列的一部分的简化透视图。
图2D是根据本发明所提供的第二典型三维存储器阵列的一部分的简化透视图。
图3A是图2A的存储器单元的第一典型实施例的截面图。
图3B是图2A的存储器单元的第二典型实施例的截面图。
图3C是图2A的存储器单元的第三典型实施例的截面图。
图4A-F示出了根据本发明的第一典型存储器级的制造期间部分衬底的截面图。
图5A-C示出了根据本发明所提供的第二典型存储器级制造期间的部分衬底的截面图。
图6A-D示出了根据本发明的存储器单元的替代典型实施例的制造期间的部分衬底的截面图。
具体实施方式
一些碳纳米管(CNT)材料已经展示出可以适用于非易失性存储器的可逆电阻率转换特性。然而，沉积或者生长的CNT材料典型地具有粗糙的表面形态，具有显著的厚度变化，例如许多峰和谷。这些厚度变化使CNT材料难于蚀刻而没有过度蚀刻下面的衬底，增加与其在集成电路中的使用相关的制造成本和复杂度。
根据本发明，难蚀刻的、CNT可重复写入电阻率转换材料可以被用于存储器单元内而没有被蚀刻。例如，在至少一实施例中，提供存储器单元，其包括通过(1)在衬底上方制造第一(底)导体；(2)在第一导体上方沉积CNT仔晶层；(3)在CNT仔晶层上选择性地制造CNT材料；(4)在CNT材料上方制造二极管；并且(5)在二极管上方制造第二导体而形成的CNT可逆电阻率转换材料。
CNT仔晶层可以是促进CNT形成的层，例如表面粗糙的和/或导电的层。在CNT仔晶层上CNT材料的选择性的形成可以消除或者最小化蚀刻CNT材料的需求。
典型的CNT仔晶层包括钛氮化物、钽氮化物、镍、钴、铁等等。在一些实施例中，钛或者钽的氮化物层可以被表面粗糙化，用作CNT仔晶层。这样的表面粗糙的钛或者钽氮化物可以自身作为CNT仔晶层。在其它实施例中，表面粗糙的钛或者钽的氮化物层可以被涂覆有附加的导电层以促进CNT材料形成。这样的导电层可以与钛或者钽的氮化物层一起被构图和蚀刻，或者在钛或者钽的氮化物层被构图和蚀刻之后被选择性地沉积于钛或者钽的氮化物层上。典型的导电层包括镍、钴、铁等。
如在此所使用的，CNT材料涉及包括一或者更多的单和/或多壁CNT的材料。在一些实施例中，CNT材料的个体管可以被垂直对齐。垂直对齐的CNT允许垂直电流流动而有小的横向导电或者没有横向导电。在一些实施例中，CNT材料的个体管可以被制造以基本垂直对齐，以减小或者避免相邻存储器单元之间横向或者桥接导电路径的形成。该垂直对齐减小和/或避免了存储器单元的状态受到相邻存储器单元的状态和/或编程的影响或者“干扰”。注意个体管隔离可以或者不可以延伸到CNT材料的整个厚度上。例如，在初始生长阶段期间，一些或者多数个体管可以被垂直对齐或者分离。但是，随着个体管长度垂直增加，部分管可以变得相互接触，并且甚至可以变得纠结或者缠绕。形成CNT材料的典型技术如下所述。
典型的本发明的存储器单元
图1是根据本发明提供的典型存储器单元100的示意图。存储器单元100包括耦合至二极管104并且位于二极管104下面的可逆电阻率转换元件102。
可逆电阻率转换元件102包括具有可以在二或者更多的状态之间可逆转换的电阻率的材料(未被单独地示出)。例如，元件102的可逆电阻率转换材料可以在制造时处于初始的低电阻率状态。当施加第一电压和/或电流时，材料可以转换到高电阻率状态。施加第二电压和/或电流可以返回可逆电阻率转换材料至低电阻率状态。作为替代，可逆电阻率转换元件102可以在制造时处于初始的高电阻状态，其可以当施加合适的电压和/或电流时可逆转换至低电阻率状态。当在存储器单元中使用时，一种电阻状态可以代表二进制“0”而另一电阻状态可以代表二进制“1”，尽管可以使用多于两个的数据/电阻状态。例如在先前结合的’939申请种描述了许多采用可逆电阻率转换元件的存储器单元的可逆电阻率转换材料和操作。
在本发明的至少一实施例中，可逆电阻率转换元件102使用选择性地沉积或者生长CNT材料而形成。如下面将进一步描述的，选择性地形成的CNT材料的使用消除了蚀刻CNT材料的需求。可逆电阻率转换元件102的制造由此被简化。
二极管104可以包括通过选择性地限制跨过可逆电阻率转换元件102的电压和/和流过可逆电阻率转换元件102的电流而展示非欧姆导电的任何二极管。以该方式，存储器单元100可以被用作二维或者三维存储器阵列的部分，并且数据可以被写入存储器单元100和/或从存储器单元100读出而没有影响阵列中其它存储器单元的状态。
下面参考图2A-5C描述存储器单元100，可逆电阻率转换元件102和二极管104的典型实施例。
存储器单元的第一典型实施例
图2A是根据本发明提供的存储器单元的第一实施例的简化的透视图。参考图2A，存储器单元200包括在第一导体206和第二导体208之间的与二极管串连耦合的可逆电阻率转换元件202(在虚线中示出)。在一些实施例中，阻挡层209(例如钛氮化物、钽氮化物、钨氮化物等)可以设置于可逆电阻率转换元件202和二极管204之间。
如将在下面进一步描述的，可逆电阻率转换元件202被选择性地形成以简化存储器单元200的制造。在至少一实施例中，可逆电阻率转换元件202包括形成于CNT仔晶层(例如钛氮化物，钽氮化物，镍，钴，铁等)上的CNT材料的至少一部分。例如，钛或者钽的氮化物仔晶层210可以被沉积于第一导体206上，被构图和蚀刻(例如和第一导体206一起)。在一些实施例中CNT仔晶层210可以被表面粗糙化，例如通过化学机械抛光(CMP)。在其它实施例中，表面粗糙的或者光滑的钛氮化物、钽氮化物或者相似的层可以被涂覆有金属催化剂层(未被单独地示出)，以形成CNT仔晶层210，金属催化剂层例如镍、钴、铁等。在又一实施例中，CNT仔晶层210可以仅是促进CNT形成的金属催化剂层，例如镍、钴、铁等。在任一情形中，进行CNT制造工艺以选择性的生长和/或沉积CNT材料212于CNT仔晶层210上。至少部分该CNT材料212用作可逆电阻率转换元件202。任何合适的方法可以被用于形成CNT材料212，例如化学气相沉积(CVD)、等离子体增强CVD、激光蒸镀、电弧放电等等。
在图2A的实施例中，钛氮化物或者相似的CNT仔晶层210形成于第一导体206上方，并且CNT仔晶层210的暴露的上表面通过CMP或者其它相似的工艺被粗糙化。CNT仔晶层210随后与第一导体206一起被构图和蚀刻。此后，CNT材料212选择性地形成于CNT仔晶层210上方。垂直交叠和/或对齐二极管204的部分CNT材料212可以作为存储器单元200的二极管204和第一导体206之间的可逆电阻率转换元件202。在一些实施例中，仅可逆电阻率转换元件202的一部分，例如一或者更多CNT可以转换和/或者是可转换的。下面参考图3A-C描述可逆电阻率转换元件202的另外的细节。
二极管204可以包括任何合适的二极管，例如垂直多晶p-n或者p-i-n二极管，无论是n区在p区上方的向上指的二极管还是p区在n区上方的向下指的二极管。二极管204的典型实施例下面参考图3A描述。
第一导体206和/或第二导体208可以包括任何合适的导电材料，例如钨、任何合适的金属、重掺杂的半导体材料、导电硅化物、导电硅化物-锗化物，导电锗化物等等。在图2A的实施例中，第一导体206和第二导体208是轨形状并且在不同方向中延伸(例如，基本相互垂直)。其它导体形状和/或配置可以被使用。在一些实施例中，阻挡层、粘合层、抗反射涂层和等(未示出)也可以与第一导体206和/或第二导体208一起使用以改善装置性能和/或帮助装置制造。
图2B是由图2A的多个存储器单元200形成的第一存储器级214的部分的简化的透视图。为了简单起见，CNT仔晶层210和CNT材料212仅在底部导体206之一上被示出。存储器阵列214是包括耦合多个存储器单元的多个位线(第二导体208)和字线(第一导体206)的“交叉点”阵列(如所示出的)。其它存储器阵列配置也可以被使用，也可以使用存储器的多级。因为多个存储器单元被耦合至形成于各导体206上的CNT材料212，所以在一或者更多的实施例中，CNT材料212的个体管优选基本垂直对齐以减小存储器单元之间穿过CNT材料212的横向导电或者桥接。注意个体管隔离可以或者不可以延伸到CNT材料的整个厚度上。例如，在初始生长相期间，一些或者多数个体管可以被垂直的对齐并且被分离。但是，由于个体管在长度上垂直增加，管的一些部分可以变得相互接触，并且甚至变得纠结和缠绕。
图2C是包括位于第二存储器级220下面的第一存储器级218的单片三维阵列216的部分的简化的透视图。在图2C的实施例中，各存储器级218、220包括为交叉点阵列的多个存储器单元200。应当理解一或者更多的附加的层(例如，级间电介质)可以存在于第一存储器级218和第二存储器级220之间，但是为了简单起见在图2C中未被示出。其它存储器阵列配置也可以被使用，另外的存储器级也可以。在图2C的实施例中，所有二极管可以“指向”相同的方向，例如向上或者向下，取决于采用p掺杂区于二极管的底部还是顶部上的p-i-n二极管，由此简化了二极管制造。
在一些实施例中，可以形成存储器级，如例如在美国专利号6,952,030，″High-density three-dimensional memory cell″中所描述的，其通过引用在此整体结合，用于所有目的。例如，第一存储器级的上导体可以被用作位于第一存储器级上方的第二存储器级的下部导体，如在图2D中所示出的。在这样的实施例中，相邻存储器级上的二极管优选指向相反的方向，如于2007年3月27日提交并且标题为″LARGE ARRAY OF UPWARDPOINTING P-I-N DIODES HAVING LARGE AND UNIFORM CURRENT″)的美国专利申请序列号11/692,151(以下“’151申请”)中所述，其通过引用整体结合于此，用于所有目的。例如，第一存储器级218的二极管可以是由箭头A1所指示的向上指的二极管(例如，p区在二极管底部)，而第二存储器级220的二极管可以是由箭头A2所指示的向下指二极管(例如，n区在二极管底部)，或者反之。
单片三维存储器阵列是多存储器级形成于单个衬底上方(例如晶片)而不具有中间的衬底的存储器阵列。形成一个存储器级的多层被直接沉积或者生长于现存的级或者多级上方。相反，堆叠的存储器通过在单独的衬底上形成存储器级并且粘合叠置的存储器级而被构造，如在Leedy的″Threedimensional structure memory″的美国专利号5,915,167。衬底可以在接合之前被减薄或者从存储器级去除，但是由于存储器级最初是形成于单独的衬底上，所以这样的存储器不是真单片三维存储器阵列。
图3A是图2A的存储器单元200的典型实施例的截面图。参考图3A，存储器单元200包括可逆电阻率转换元件202、二极管204和第一导体206和第二导体208。可逆电阻率转换元件202可以是垂直上覆和/或交叠二极管204的部分CNT材料212。
在图3A的实施例中，可逆电阻率转换元件202通过在底部导体206上方形成的CNT仔晶层210上选择性的CNT形成工艺而形成。在一些实施例中，CNT仔晶层210可以是粗糙的金属氮化物的单层(例如表面粗糙的钛或者钽氮化物)，金属催化剂的单层(例如镍、钴、铁等)，或者由涂覆有金属催化剂的光滑或者表面粗糙的金属氮化物形成的多层结构。例如，CNT仔晶层210可以是在第一导体206上形成并且与第一导体206一起构图和蚀刻的钛或者钽的氮化物。在一些实施例中，CNT仔晶层210的构图和蚀刻之后，金属催化剂层(例如镍，钴，铁等)可以被选择性地沉积于CNT仔晶层上方以辅助CNT形成。
在其它实施例中，CNT仔晶层210可以在第一导体206被构图和蚀刻之后形成。例如，CNT仔晶层210可以是金属催化剂层(例如镍，钴，铁等)，其选择性地沉积于被构图和被蚀刻的第一导体206上。在任一情形中，CNT材料212仅在CNT仔晶层210的上方被选择性地形成。以该方式，至多仅CNT仔晶层210被蚀刻，例如在第一导体206的构图和蚀刻步骤期间。
在CNT仔晶层210包括钛氮化物，钽氮化物或者相似的材料的实施例中，CMP或者电介质回蚀步骤可以被采用以在CNT仔晶层210(和第一导体206)的构图和蚀刻之前粗糙化CNT仔晶层210的表面。粗糙的钛氮化物，钽氮化物或者相似的表面可以被采用作为CNT制造的仔晶层。例如，如Smith等人在″Polishing TiN for Nanotube Synthesis″，Proceedings of the 16th AnnualMeeting of the American Society for Precision Engineering，Nov.10-15，2001中所述，粗糙的钛氮化物已经展现促进垂直对齐CNT的形成(也见Rao等人，″In situ-grown carbon nanotube array with excellent field emissioncharacteristics″，Appl.Phys.Lett.，Vol.76，No.25，19June 200，pp.3813-3815.)。
作为示例，CNT仔晶层210可以是大约1000至大约5000埃的金属氮化物(例如钛或者钽的氮化物)，具有大约850至大约4000埃(更加优选大约4000埃)的算数平均表面粗糙度Ra。在一些实施例中，大约1至大约200埃，并且更加优选大约20埃或者更小的金属催化剂层(例如镍，钴，铁等)在CNT形成之前可以被沉积于表面粗糙化的金属氮化物层上。在又一实施例中，CNT仔晶层210可以包括大约20至大约500埃的非粗糙或者光滑的钛、钽或者相似的金属氮化物，其被涂覆有大约1至大约200埃，并且更加优选大约20埃或者更小的金属催化剂层，例如镍、钴、铁等。在任何实施例中，镍、钴、铁或者其它金属催化剂层可以是连续或者不连续的膜。
在一些实施例中，金属催化剂层可以使用电弧等离子体枪(APG)法而形成，其中电弧等离子体枪脉送闪电到金属靶上，以小金属颗粒(例如大约3nm的尺寸)喷洒衬底。APG法可以提供非常可控的仔晶密度(例如，由于衬底在沉积期间通常不被加热并且小金属颗粒具有极小的迁移率)。
其它材料、厚度和表面粗糙度可以被使用。CNT仔晶层210的形成之后，CNT仔晶层210和/或第一导体206可以被构图和蚀刻。
在CNT仔晶层210被界定之后，进行CNT制造工艺以选择性的生长和/或沉积CNT材料212于CNT仔晶层210上。至少部分该CNT材料212作为可逆电阻率转换元件202(如在图3A的虚线中所示出的)。任何合适的方法可以被用于形成CNT仔晶层210上的CNT材料。例如，CVD、等离子体增强CVD、激光蒸镀、电弧放电等等可以被采用。
在一典型实施例中，CNT可以通过CVD在大约675至700℃、在二甲苯，氩，氢和/或二茂铁的大约100sccm的流量持续30分钟而形成于TiN仔晶层上。其它温度、气体、流量和/或生长时间也可以被使用。
在另一典型实施例中，CNT可以通过CVD在大约650℃的温度、在大约20％的C2H4和80％的氩中、在大约5.5Torr的压力持续大约20分钟而形成于镍催化剂层上。其它温度、气体、比率、压力和/或生长时间也可以被使用。
在又一实施例中，CNT可以形成于金属催化剂层(例如镍，钴，铁等)上，使用等离子体增强CVD，使用大约100-200瓦的RF功率，在大约600至900℃的温度，以大约80％的氩，氢和/或氨稀释的大约20％的甲烷、乙烯、乙炔或者其它碳氢化合物中持续8-30分钟。其它温度、气体、比率、功率和/或生长时间也可以被使用。
如所述，CNT材料212仅形成于CNT仔晶层210的上方。在一些实施例中，CNT材料212可以具有大约1纳米至大约1微米(甚至数十微米)的厚度，并且更加优选大约10至大约20纳米的厚度，尽管其它CNT材料厚度也可以被使用。CNT材料212中个体管的密度可以是例如大约6.6×103至1×106CNT/微米2，并且更加优选大约6.6×104CNT/微米2，尽管其它密度也可以被使用。例如，假定二极管204具有大约45纳米的宽度，在一些实施例中，在二极管204下优选具有至少大约10个CNT，并且更加优选至少大约100个CNT(也可以采用尽管较少的CNT，例如1、2、3、4、5等，或者更多的CNT，例如多于100)。
为了改善CNT材料212的可逆电阻率转换特性，在一些实施例中，可以优选至少大约50％并且更加优选至少2/3的CNT材料212的碳纳米管是半导体。由于多壁CNT通常是金属性的，而单壁CNT可以是金属性或者半导体性的，所以在一或者更多的实施例中，可以优选的是，CNT材料212主要包括半导体单壁CNT。在其它实施例中，CNT材料212的小于50％的CNT可以是半导性的。
垂直对齐的CNT允许垂直的电流流动而有小横向导电或者没有横向导电。为了减小或者避免在包括存储器单元200的存储器级上制造的相邻存储器单元(未被示出)之间的横向或者桥导电路径的形成，在一些实施例中，CNT材料212的个体管可以被制造以基本垂直对齐(例如，由此减小和/或避免存储器单元的状态受到相邻存储器单元的状态和/或编程的影响或者“干扰”)。注意个体管隔离可以或者可以延伸到CNT材料212的整个厚度上。例如，在初始生长相期间，一些或者多数个体管可以被垂直对齐(例如，不接触)。但是随着个体管在长度上垂直增加，管的一些部分可以变得相互接触，并且甚至变得纠结或者缠绕。
在一些实施例中，缺陷可以在CNT材料212中被有意地产生，以改善或者调整CNT材料212的可逆电阻率转换特性。例如，CNT材料212形成于CNT仔晶层210之后，氩、O2或者其它物质可以被注入CNT材料212以在CNT材料212中产生缺陷。在第二示例中，CNT材料212可以经历或者暴露于氩或者O2等离子体(偏压或者化学)以有意地在CNT材料212中产生缺陷。
如下面参考图4A-F将进一步描述的，CNT材料212/可逆电阻率转换元件202的形成之后，电介质材料被沉积于CNT材料212和第一导体206的顶部和周围上。在一些实施例中，电介质材料可以使用化学气相沉积(CVD)、高密度等离子体(HDP)沉积、电弧等离子体辅助沉积、旋涂沉积等等而被沉积。该电介质材料隔离CNT材料212和第一导体206与在包括存储器单元200的存储器级上制造的其它存储器单元的相似的CNT材料区和第一导体(未被示出)。随后进行CMP或者电介质回蚀步骤以平坦化电介质材料，并且从CNT材料212的顶部去除电介质材料。二极管204随后形成于CNT材料212/可逆电阻率转换元件202上方。
如所述，二极管204可以是垂直p-n或者p-i-n二极管，它可以或者是指向上或者指向下。在相邻存储器级共享导体的图2D的实施例中，相邻存储器级优选具有指向相反方向的二极管，例如对于第一存储器级的向下指p-i-n二极管和对于相邻的第二存储器级的向上指p-i-n二极管。
在一些实施例中，二极管204可以由多晶半导体材料(例如多晶硅，多晶硅锗合金，多锗或者任何其它合适的材料)形成。例如，二极管204可以包括重掺杂的n+多晶硅区302、n+多晶硅区302上方的轻掺杂或者本征(不有意掺杂)的多晶硅区304、和本征区304上方的重掺杂的p+多晶硅区306。在一些实施例中，薄锗和/或硅锗合金层(未被示出)可以形成于n+多晶硅区302上，以避免和/或减小从n+多晶硅区302进入本征区304的掺杂剂迁移。这样的层的使用被描述，例如，于2005年12月9日提交的，并且标题为″DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPEDOPANT DIFFUSION AND METHOD OF MAKING″的美国专利申请序列第11/298,331号，(以下“’331申请”)，其通过引用在此整体结合，用于所有目的。在一些实施例中，具有大约10at％或者更多的锗的几百埃或者更小的硅锗合金可以被采用。应当理解n+和p+区的位置可以相反。
在一些实施例中，阻挡层308(例如钛氮化物，钽氮化物，钨氮化物等)可以形成于CNT材料212和n+区302之间(例如，为了避免和/或减小金属原子进入多晶硅区的迁移)。
二极管204和阻挡层308的形成之后，二极管204和阻挡层308被蚀刻以形成柱结构(如所示出的)。电介质材料309被沉积于柱结构的顶和周围上，以隔离柱结构和在包括存储器单元200的存储器级上制造的其它存储器单元的相似的柱结构(未被示出)。CMP或者电介质回蚀步骤随后进行以平坦化电介质材料309并且从二极管204的顶部去除电介质材料。
当二极管204由被沉积的硅形成时(例如，非晶或者多晶)，硅化物层310可以形成于二极管204上，以使被沉积的硅在制造时就处于低电阻率状态。这样的低电阻率状态允许存储器单元200的更为容易的编程，由于无需大电压转换被沉积的硅至低电阻率状态。例如，硅化物形成金属层312(例如钛或者钴)可以被沉积于p+多晶硅区306上。在所采用的结晶形成二极管204的被沉积的硅的后续的退火步骤期间(下面描述)，硅化物形成金属层312和二极管204的被沉积的硅相互反应从而形成硅化物层310，消耗所有或者部分硅化物形成金属层312。
如在美国专利号7,176,064，″Memory Cell Comprising a SemiconductorJunction Diode Crystallized Adjacent to a Suicide″中所述(其通过引用在此整体结合)，硅化物形成材料(例如钛或者钴)与被沉积的硅在退火期间反应从而形成硅化物层。钛硅化物和钴硅化物的晶格间距接近于硅的晶格间距，并且看上去当被沉积的硅结晶时，这样的硅化物层可以作为相邻的被沉积的硅的“结晶模板”或者“仔晶”(例如，在退火期间硅化物层310提高硅二极管204的晶体结构)。由此提供较低电阻率的硅。对于硅锗合金和/或锗二极管也可以实现相似的结果。
硅化物形成金属层312的形成之后，形成顶导体208。在一些实施例中，一或者更多的阻挡层和/或粘合层314在导电层315的沉积之前可以形成于硅化物形成金属层312上方。导电层315、阻挡层314和硅化物形成金属层312可以一起被构图和/或蚀刻以形成顶导体208。
顶导体208的形成之后，存储器单元200可以被退火以结晶二极管204的被沉积的半导体材料(和/或形成硅化物层310)。在至少一实施例中，退火可以在氮中在大约600至800℃的温度(并且更加优选大约650和750℃之间)进行大约10秒至大约2分钟。其它退火时间、温度和/或环境可以被使用。如所述，在形成二极管204的下面的被沉积的半导体材料的退火期间，硅化物层310可以作为“结晶模板”或者“仔晶”。由此提供较低电阻率的二极管材料。
在一些实施例中，CNT仔晶层210可以包括一或者更多的附加层。例如，图3B是图21的存储器单元200的第二典型实施例的截面图，其中CNT仔晶层210包括附加的金属催化剂层316。在CNT仔晶层210被构图、蚀刻和用电介质材料隔离之后，金属催化剂层316可以被选择性地沉积于CNT仔晶层210上方(如上面所描述的)。例如，在一些实施例中，镍、钴、铁等金属催化剂层316可以被选择性地形成于表面粗糙化的钛或者钽氮化物CNT仔晶层210上方，通过无电镀沉积、电镀等等。CNT材料212随后可以形成于金属催化剂涂覆的CNT仔晶层210上方。在一些实施例中，金属催化剂层316的使用可以消除在CNT形成期间催化剂前体的需求。典型的金属催化剂层厚度从大约1至200埃的范围，尽管其它厚度也可以被使用。镍、钴、铁、或者相似的金属催化剂层也可以形成于非表面粗糙的或者光滑的钛氮化物、钽氮化物或者相似的层上方，通过无电镀沉积，电镀等等。
在另一实施例中，仅金属催化剂层316可以被用于CNT仔晶。例如，图3C是图2A的存储器单元200的第三典型实施例的截面图。图3C的存储器单元200相似于图3B的存储器单元200，但是不包括表面粗糙的CNT仔晶层210。在所示出的实施例中，没有CNT仔晶层210在第一导体206的蚀刻和构图之前被沉积于第一导体206上方。第一导体206被构图和蚀刻之后，金属催化剂层316(例如镍，钴，铁等)可以选择性地沉积于第一导体206上，并且CNT材料212可以形成于金属催化剂层316上方。
存储器单元的典型制造工艺
图4A-F示出了根据本发明的第一存储器级的制造期间部分衬底400的截面图。如下面将描述的，第一存储器级包括每个包括通过选择性地在衬底上方制造CNT材料而形成的可逆电阻率转换元件的多个存储器单元。另外的存储器级可以在第一存储器级的上方被制造(如先前参考图2C-2D所描述的)。
参考图4A，衬底400作为已经经历了几个工艺步骤而被示出。衬底400可以是任何合适的衬底，例如硅、锗、硅锗；未被掺杂的、掺杂的；体、绝缘体上硅(SOI)或者其它具有或者不具有附加电路的衬底。例如，衬底400可以包括一或者更多的n阱或者p阱区(未被示出)。
隔离层402形成于衬底400上方。在一些实施例中，隔离层402可以是二氧化硅、氮化硅、氧氮化硅或者任何其它合适的绝缘层的层。
隔离层402的形成之后，粘合层404形成于隔离层402上方(例如，通过物理气相沉积或者其它方法)。例如，粘合层404可以是大约20至大约500埃(并且优选大约100埃)的钛氮化物或者其它合适的粘合层(例如钽氮化物，钨氮化物)，一或者更多的粘合层的组合等等。其它粘合层材料和/和厚度也可以被采用。在一些实施例中，粘合层404可以是选择性的。
粘合层404的形成之后，导电层406被沉积于粘合层404上方。导电层406可以包括任何合适的导电材料，例如通过任何合适的方法(例如化学气相沉积、物理气相沉积等)沉积的钨或者其它合适的金属、重掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等等。在至少一实施例中，导电层406可以包括大约200至大约2500埃的钨。其它导电层材料和/或厚度也可以被使用。
导电层406的形成之后，CNT仔晶层407形成于导电层406的上方。在一些实施例中，CNT仔晶层407可以是大约1000至大约5000埃的钛或者钽氮化物，尽管其它材料和/或厚度也可以被使用。在这样的实施例中，CNT仔晶层407的表面可以被粗糙化以允许CNT直接形成于仔晶层上。例如，CNT仔晶层407可以由CMP或者回蚀工艺被粗糙化或者织构化。在一或者更多的实施例中，CNT仔晶层407可以被粗糙化，以具有至少大约850至4000埃(并且更加优选至少大约4000埃)的算数平均表面粗糙度Ra。其它表面粗糙度也可以被采用。
CNT仔晶层407形成和/或使CNT仔晶层粗糙化之后，粘合层404、导电层406和CNT仔晶层407被构图和蚀刻，如在图4B中所示出的。例如，粘合层404、导电层406和CNT仔晶层407可以使用采用软或者硬掩模的传统光刻技术，和湿法或者干法蚀刻工艺被构图和蚀刻。在至少一实施例中，粘合层404、导电层406和CNT仔晶层407被构图和蚀刻以形成基本平行、基本共面的导体408(如在图4B中所示出的)。导体408的典型宽度和/或导体408之间的间距从大约200至大约2500埃的范围，尽管其它导体宽度和/或间距也可以被使用。
参考图4C，底部导体408形成之后，CNT材料409选择性地在各导体408的顶部形成的CNT仔晶层407上形成。如果CNT仔晶层407是钛氮化物、钽氮化物或者相似的材料，则CNT仔晶层407的表面可以被粗糙化，以允许CNT直接形成于钛氮化物、钽氮化物或者相似的CNT仔晶层407上。(例如见Smith等人，″Polishing TiN for Nanotube Synthesis″，Proceedings ofthe 16th Annual Meeting of the American Society for Precision Engineering，Nov.10-15，2001和Rao等人，″In situ-grown carbon nanotube array with excellentfield emission characteristics″，Appl.Phys.Lett.，Vol.76，No.25，19June 200，pp.3813-3815)。
在一些实施例中，另外的金属催化剂层(未被示出)(例如镍，钴，铁等)在CNT材料409的形成之前可以被选择性地沉积于CNT仔晶层407上方，以提供在CNT形成期间金属催化剂的益处(如先前参考图3B所述)。在其它实施例中，金属催化剂层可以被使用，而没有下面的表面粗糙的仔晶层(如先前参考图3C所述)。
在任一情形中，进行CNT制造工艺以选择性地生长和/或沉积CNT材料409于各导体408上。对于各存储器单元，至少部分形成于存储器单元的对应导体408上的CNT材料409作为存储器单元的可逆电阻率转换元件202。任何合适的方法可以用于在各导体408上形成CNT材料409。例如，CVD、等离子体增强CVD、激光蒸镀、电弧放电等等可以被采用。
在一典型实施例中，CNT可以通过CVD在大约675至700℃、在二甲苯，氩，氢和/或二茂铁的大约100sccm的流量持续30分钟而形成于TiN仔晶层上。其它温度、气体、流量和/或生长时间也可以被使用。
在另一典型实施例中，CNT可以通过CVD在大约650℃的温度、在大约20％的C2H4和80％的氩中、在大约5.5Torr的压力持续大约20分钟而形成于镍催化剂层上。其它温度、气体、比率、压力和/或生长时间也可以被使用。
在又一实施例中，CNT可以形成于金属催化剂层(例如镍，钴，铁等)上，使用等离子体增强CVD，使用大约100-200瓦的RF功率，在大约600至900℃的温度，以大约80％的氩，氢和/或氨稀释的大约20％的甲烷、乙烯、乙炔或者其它碳氢化合物中持续8-30分钟。其它温度、气体、比率、功率和/或生长时间也可以被使用。
如所述，CNT材料409仅形成于各导体408上形成的CNT仔晶层408的上方。在一些实施例中，CNT材料409可以具有大约1纳米至大约1微米(甚至数十微米)的厚度，并且更加优选大约10至大约20纳米的厚度，尽管其它CNT材料厚度也可以被使用。CNT材料409中个体管的密度可以是例如大约6.6×103至1×106CNT/微米2，且更加优选大约6.6×104CNT/微米2，尽管其它密度也可以被使用。例如，假定导体408具有大约45纳米的宽度，在一些实施例中，在导体408上形成的CNT材料409中，优选具有至少大约10个CNT，并且更加优选至少大约100个CNT(也可以采用尽管较少的CNT，例如1、2、3、4、5等，或者更多的CNT，例如多于100)。
在CNT材料409形成于各导体408上方之后，电介质层410(图4D)被沉积于衬底400上方以填充CNT材料区和导体408之间的空腔。在一些实施例中，电介质层410可以使用化学气相沉积(CVD)、高密度等离子体(HDP)沉积、电弧等离子体辅助沉积、旋涂沉积等等而被沉积。例如，大约1微米或者更多的二氧化硅可以被沉积于衬底400上，并且使用化学机械抛光或者回蚀工艺而被平坦化，以形成平表面412。平表面412包括被电介质材料410所分离的CNT材料409的分立的区，如所示出的。
其它电介质材料(例如氮化硅、氧氮化硅、低K电介质等)和/或其它电介质层厚度可以被使用。典型的低K电介质包括碳掺杂氧化物、硅碳层等等。
参考图4E，CNT材料区的顶表面的平坦化和暴露之后，形成各存储器单元的二极管结构。在一些实施例中，阻挡层414(例如钛氮化物、钽氮化物、钨氮化物等)可以在二极管形成之前在CNT材料区409上方形成(例如，避免和/或减小金属原子进入多晶硅区的迁移)。阻挡层414可以是大约20至大约500埃，并且优选大约100埃的钛氮化物或者其它的阻挡层，例如钽氮化物，钨氮化物，一或者更多的阻挡层的结合，与其它层组合的阻挡层(例如钛/钽氮化物，钽/钛氮化物或者钨/钨氮化物叠层)，等等。其它阻挡层材料和/或厚度也可以被采用。
阻挡层414的沉积之后，用于形成各存储器单元的二极管的半导体材料的沉积开始(例如，图2A-3C中的二极管204)。各二极管可以是如先前所描述的垂直p-n或者p-i-n二极管。在一些实施例中，各二极管由多晶半导体材料(例如多晶硅、多晶硅锗合金、锗、或者其它合适的材料)形成。为了方便起见，在此描述了形成多晶硅的向下指的二极管。应当理解其它材料和/或二极管配置也可以被使用。
参考图4E，阻挡层414形成之后，重掺杂n+硅层416被沉积于阻挡层414上。在一些实施例中，n+硅层416在沉积时处于非晶状态。在其它实施例中，n+硅区416在沉积时于多晶状态。化学气相沉积或者其它合适的工艺可以被采用以沉积n+硅层416。在至少一实施例中，可以形成n+硅层416，例如，由大约100至大约1000埃，优选大约100埃，的具有大约1021cm-3的掺杂浓度的磷或者砷掺杂的硅。其它层厚度、掺杂剂和/或掺杂浓度也可以被使用。n+硅层416可以被原位掺杂，例如，通过在沉积期间流动施主气体。其它掺杂方法也可以被使用(例如，注入)。
在n+硅层416的沉积之后，轻掺杂的，本征和/或非有意掺杂的硅层418形成于n+硅层416的上方。在一些实施例中，本征硅层418在沉积时处于非晶状态。在其它实施例中，本征硅层418在沉积时处于多晶状态。化学气相沉积或者其它合适的沉积方法可以被采用以沉积本征硅层418。在至少一实施例中，本征硅层418厚度可以是大约500至大约4800埃，优选大约2500埃。其它本征层厚度也可以被使用。
薄(例如几百埃或者更小)的锗和/或硅锗合金层(未被示出)在本征硅层418的沉积之前可以形成于n+硅层416上，以避免和/或减小从n+硅层416进入本征硅层418的掺杂剂迁移(如在先前所结合的’331申请中所描述的)。
在n+硅层416和本征硅层418的形成之后，n+硅层416、本征硅层418、和阻挡层414被构图和蚀刻以形成上覆导体408的硅柱420(如所示出的)。采用软或者硬掩模的传统光刻技术，和湿法或者干法蚀刻工艺可以被采用以形成硅柱420。
在硅柱420形成之后，电介质层422被沉积以填充硅柱420之间的空腔。例如，大约200-7000埃的二氧化硅可以被沉积，并且使用化学机械抛光或者回蚀工艺被平坦化以形成平表面424。平表面424包括被电介质材料422所分离的硅柱420的被暴露的顶表面，如所示出的。其它电介质材料(例如氮化硅、氧氮化硅、低K电介质等)和/或其它电介质层厚度也可以被使用。典型的低K电介质包括碳掺杂氧化物、硅碳层等等。
硅柱420的形成之后，p+硅区426在各硅柱420内形成，接近硅柱420的上表面。例如，可以采用毯式p注入以注入硼于硅柱420内的预定的深度。典型的可以注入的由分子离子包括BF2、BF3、B等等。在一些实施例中，可以采用大约1-5×1015离子/cm2的注入剂量。也可以使用其它注入物质和/或剂量。此外，在一些实施例中，扩散工艺可以被采用以掺杂硅柱420的上部。在至少一实施例中，p+硅区426具有大约100-700埃的深度，尽管其它p+区的尺寸也可以被使用。(注意如果被形成的二极管是向上指的p-n或者p-i-n二极管，则硅柱420的上部将被掺杂以n型)。各硅柱420由此包括向下指p-i-n二极管428。
参考图4F，完成p-i-n二极管428之后，硅化物形成金属层430被沉积于衬底400上方。典型的硅化物形成金属包括溅射或者沉积的钛或者钴。在一些实施例中，硅化物形成金属层430具有大约10至大约200埃的厚度，优选大约20至大约50埃的厚度并且更加优选大约20埃的厚度。其它硅化物形成金属层材料和/或厚度也可以被使用。如下面所进一步描述的，该结构的退火引起来自硅化物形成金属层430的金属和来自p+硅区426的硅反应，从而形成相邻于各p+硅区426的硅化物区432。
硅化物形成金属层430的形成之后，第二组导体436可以在二极管428上方以相似于导体的底部组408的形成的方式形成。在一些实施例中，在用于形成上部第二组导体436的导电层440的沉积之前，一或者更多的阻挡层和/或粘合层438可以被放置于硅化物形成金属层430上方。
导电层440可以由任何合适的导电材料(例如钨、另外的合适的金属、重掺杂的半导体材料、导电硅化物、导电硅化物-锗化物、导电锗化物等等)通过任何合适的方法(例如，化学气相沉积，物理气相沉积等)沉积而形成。其它导电层材料也可以被使用。阻挡层和/或粘合层438可以包括钛氮化物或者另外的合适的层(例如钽氮化物、钨氮化物)、一或者更多层的组合，或者任何其它合适的材料。被沉积的导电层440、阻挡层和/或粘合层438、和/或硅化物形成金属层430可以被构图和蚀刻以形成第二组导体436。在至少一实施例中，上部导体436是在与下部导体408不同的方向中延伸的基本平行、基本共面的导体。
在本发明的其它实施例中，上部导体436可以使用金属镶嵌工艺形成，其中电介质层被形成、构图和蚀刻以形成以产生用于导体436的开口和空腔。开口或者空腔可以被填充以粘合层438和导电层440(和/或导电仔晶、导电填充和/或阻挡层，如果需要的话)。粘合层438和导电层440随后可以被平坦化以形成平表面。
在本发明的至少一实施例中，硬掩模可以在二极管428上方被形成，如例如在于2006年5月13日提交的并且标题为“CONDUCTIVE HARD MASKTO PROTECT PATTERNED FEATURES DURING TRENCH ETCH”的美国专利申请序列第11/444,936号(以下“’936申请”)中所述，其通过引用整体结合于此。例如，在本征硅层418和n+硅层416的构图和蚀刻之前，p+硅层可以通过掺杂本征层418而形成(例如，使用离子注入或者其它掺杂方法)。硅化物形成金属层430可以形成于p+硅层上方，跟随着阻挡层和/或导电层。这些阻挡层和导电层在二极管428的构图和蚀刻期间可以作为硬掩模，并且可以减轻在顶导体436的形成期间可以出现的任何过度蚀刻(如在’936申请中所描述的)。
上部导体436形成之后，该结构可以被退火以结晶二极管428的被沉积的半导体材料(和/或形成硅化物区432)。在至少一实施例中，退火可以在氮中在大约600至800℃的温度，更加优选在大约650和750℃之间进行大约10秒至大约2分钟。其它退火时间、温度和/或环境也可以被使用。硅化物区432在下面的被沉积的半导体材料的退火期间可以作为“结晶模板”或者“仔晶”，该半导体材料形成二极管(例如，改变任何非晶的半导体材料至多晶半导体材料和/或改善二极管428的整体结晶晶体特性)。由此提供较低电阻率的二极管材料。
替代典型存储器单元
在本发明的其它实施例中，底部导体408可以使用如下所述参考图5A-C的金属镶嵌工艺而形成。参考图5A，电介质层410被形成、构图和蚀刻以产生用于导体408的开口或者空腔。开口或者空腔随后可以被填充以粘合层404和导电层406(和/或导电仔晶、导电填充和/或阻挡层，如果需要的话)。粘合层404和导电层406随后可以被平坦化以形成平表面(如所示出的)。在这样的实施例中，粘合层404衬里各开口或者空腔的底部和侧壁。
平坦化之后，CNT仔晶层407在底部导体408的上方形成。在至少一实施例中，选择性的沉积工艺可以被用于形成金属催化剂CNT仔晶层407于各底部导体408上方。典型的金属催化剂仔晶层包括镍、钴、铁等，它可通过无电镀的沉积、电镀等等而被选择性地沉积。作为替代，钛氮化物、钽氮化物或者相似的CNT仔晶层可以在底部导体408上方被沉积，被表面粗糙化，构图和蚀刻，以形成各导体408上方的CNT仔晶区407(具有或者不具有例如镍、钴、铁等的附加的金属催化剂层)。镍、钴、铁或者相似的金属催化剂层也可以在非表面粗糙或者光滑的钛氮化物、钽氮化物或者相似的层上通过无电镀沉积、电镀等等而形成。
参考图5B，CNT仔晶层区407的形成之后，CNT材料409被选择性地形成于各CNT仔晶区上方。任何合适的方法可以被用于形成各导体408上方的CNT材料409。例如，CVD、等离子体增强CVD、激光蒸镀、电弧放电等等也可以被采用。
垂直对齐的CNT允许垂直电流流动而有小的横向导电或者没有横向导电。为了减小或者避免相邻存储器单元之间的横向或者桥接导电路径的形成，在一些实施例中，CNT材料409的个体管可以被制造以被基本垂直地对齐(例如，由此减小和/或避免存储器单元的状态被相邻存储器单元的状态和/或编程所影响或者“干扰”)。注意个体管隔离可以或者不可以延伸到CNT材料409的整个厚度上。例如，在初始生长阶段期间，一些或者多数个体管可以被垂直对齐(例如，不接触)。但是，随着个体管在长度上垂直增加，管的一些部分可以变得相互接触，并且甚至变得纠结或者缠绕。
在各底部导体408上方CNT材料409的形成之后，电介质材料411被沉积于CNT材料409的顶部和周围上，以相互隔离相邻的CNT材料区。在一些实施例中，电介质材料411可以使用化学气相沉积(CVD)、高密度等离子体(HDP)沉积、电弧等离子体辅助沉积、旋涂沉积等等而被沉积。随后进行CMP或者电介质回蚀步骤以平坦化电介质材料411，并且从CNT材料区的顶部去除电介质材料。例如，大约200-7000埃，并且在一些实施例中1微米或者更多的二氧化硅可以被沉积，并且使用化学机械抛光或者回蚀工艺而被平坦化。其它电介质材料(例如氮化硅，氧氮化硅，低K电介质等)和/或其它电介质层厚度也可以被使用。典型的低K电介质包括碳掺杂氧化物，硅碳层等等。
一旦电介质层被平坦化并且CNT材料的顶表面被暴露，则存储器级的形成继续下去，如先前参考图4E-4F所描述的，导致在图5C中所示出的存储器级。
如先前所述，被沉积或者生长的CNT材料典型地具有粗糙的表面形态，具有显著的厚度变化，例如许多峰和谷。这些厚度变化使CNT材料难于蚀刻而没有下面的衬底的过量的蚀刻，增加了与其在集成电路中的使用相关的制造成本和复杂度。在一或者更多的先前描述的实施例中，CNT仔晶层上选择性的CNT材料的形成可以被用于消除或者最小化蚀刻CNT材料的需求。根据一或者更多的本发明的其它实施例，电介质填充和平坦化工艺可以被用于平滑CNT材料层中的许多厚度变化，允许CNT材料层被更为容易地蚀刻，并且减小制造成本和复杂度。
例如，在本发明的一些实施例中，可逆电阻率转换元件可以包括CNT材料，如下所述参考图6A-D。参考图6A，CNT材料600被沉积于第一导电体602上，第一导电体602嵌入氧化物603或者其它电介质材料中。CNT材料600可以包括对齐或者未被对齐的CNT的束。垂直对齐的CNT材料选择性生长技术先前参考图2A-5C被讨论。未被对齐的CNT材料也可以被使用，它包括水平取向的、官的相互交织纤维，弯曲交叠的管束等等。CNT材料600可以或者不可以在第一导体602上生长。在CNT材料600不在第一导体602上生长的情形中，CNT仔晶层可以从第一导体602被省略。例如，预生长CNT的宏观片可以被放置于第一导体602上。在一示例中，悬浮于溶剂中的预生长CNT的溶液可以被滴涂或者旋涂于第一导体602上，并且溶剂被蒸发以形成水平取向的CNT纤维600。如在图6A中所描述的，CNT材料600具有不均匀的厚度和不均匀的表面形态。
在图6B中，电介质材料604被沉积于CNT材料600的顶上。电介质材料604部分或者完全填充相邻的管或者管团聚体之间的区。电介质材料604可以使用化学气相沉积(CVD)、高密度等离子体(HDP)沉积、电弧等离子体辅助沉积、旋涂沉积等等而被沉积。例如，大约200-7000埃，并且在一些实施例中1微米或者更多的二氧化硅可以作为电介质材料604被沉积。其它电介质材料(例如氮化硅、氧氮化硅、低K电介质等)和/或其它电介质层厚度也可以被使用。典型的低K电介质包括碳掺杂氧化物、硅碳层等等。
在图6C中，电介质材料604使用CMP或者电介质回蚀而被部分去除，以形成包括CNT材料的平表面606。换而言之，CNT材料被平坦化。优选，CNT材料600在厚度和表面形态上是基本均匀的(如前所述使CNT材料600的蚀刻更为容易)。
如在图6C中所示出的，至少部分CNT材料600的管被暴露于平表面606上。因为CNT材料600的更为均匀的表面形态，CNT材料600可以使用任何合适的蚀刻工艺如在图6D中所示出的被构图和蚀刻。该被构图和蚀刻的CNT材料可以作为可逆电阻率转换元件608。可逆电阻率转换元件608的平表面606可以通过制造于平表面606上的二极管610和在二极管610上方制造的第二导体612而被电接触(如先前参考图3A-C所述)，导致在图6C中所示出的存储器单元。在一些实施例中，CNT材料600可以与形成二极管610的材料一起被蚀刻。如果希望，选择性的导体膜或者层，例如TiN或者其它导电材料膜或者层，可以位于电阻率转换元件608和二极管610之间。上述电介质填充和平坦化工艺可以和任何合适的CNT材料(例如，未对齐的CNT，垂直对齐的CNT等)使用和/或替代任何先前所述的选择性的CNT形成工艺。在一些实施例中，CNT材料600可以在二极管610上方被形成，填充有电介质材料和/或被平坦化，如上所述。
前述描述仅公开了本发明的典型实施例。落在本发明的范围内的上面公开的设备和方法的改进对于本领域的普通技术人员是明显的。
因而，虽然本发明已经结合其典型实施例被公开，但是应当理解其它的实施例也落在由所附权利要求所界定的本发明的精神和范围内。

Claims (42)

1.一种存储器单元的制造方法，包括：
在衬底上方制造第一导体；
在所述第一导体上方制造碳纳米管(CNT)材料；
沉积电介质材料于所述碳纳米管材料的顶表面上；
平坦化所述电介质材料以暴露至少部分所述碳纳米管材料；
在所述第一导体上方制造二极管；并且
在所述碳纳米管和二极管上方制造第二导体。
2.根据权利要求1的方法，其中沉积所述电介质材料包括沉积大约200和7000埃之间的电介质材料。
3.根据权利要求1的方法，其中沉积所述电介质材料包括沉积大约1微米或者更多的电介质材料。
4.根据权利要求1的方法，其中沉积所述电介质材料包括沉积二氧化硅、氮化硅、氧氮化硅、和低K电介质的至少之一。
5.根据权利要求1的方法，其中制造所述碳纳米管材料包括：
在所述第一导体上制造碳纳米管仔晶层；并且
在所述碳纳米管仔晶层上选择性地制造碳纳米管材料。
6.根据权利要求5的方法，还包括构图并且蚀刻所述碳纳米管仔晶层。
7.根据权利要求6的方法，其中构图和蚀刻所述碳纳米管仔晶层包括构图和蚀刻所述第一导体。
8.根据权利要求1的方法，其中制造所述碳纳米管材料包括：
在所述第一导体上方选择性地沉积金属层；并且
在所述沉积的金属层上选择性地制造碳纳米管材料。
9.根据权利要求1的方法，其中制造所述二极管包括制造垂直多晶二极管。
10.根据权利要求9的方法，还包括制造与所述垂直多晶二极管的多晶材料接触的硅化物、硅化物-锗化物或者锗化物区，使得所述多晶材料处于低电阻率状态。
11.根据权利要求9的方法，其中所述二极管是p-n或者p-i-n二极管。
12.根据权利要求1的方法，其中所述二极管被制造得与所述碳纳米管材料的暴露部分电接触。
13.一种使用权利要求1的方法形成的存储器单元。
14.一种制造存储器单元的方法，包括：
在衬底上方制造第一导体；
通过在所述第一导体上方制造碳纳米管CNT材料而在所述第一导体上方制造可逆电阻率转换元件；
沉积电介质材料于所述碳纳米管材料的顶表面上；
平坦化所述电介质材料以暴露至少部分所述碳纳米管材料；
在所述可逆电阻率转换元件上方制造垂直多晶二极管；并且
在所述垂直多晶二极管上方制造第二导体。
15.根据权利要求14的方法，其中沉积所述电介质材料包括沉积大约200和7000埃之间的电介质材料。
16.根据权利要求14的方法，其中沉积所述电介质材料包括沉积大约1微米或者更多的电介质材料。
17.根据权利要求14的方法，其中沉积所述电介质材料包括沉积二氧化硅、氮化硅、氧氮化硅、和低K电介质的至少之一。
18.根据权利要求14的方法，其中制造所述可逆电阻率转换元件包括：
制造碳纳米管仔晶层；并且
在所述碳纳米管仔晶层上选择性地制造碳纳米管材料。
19.根据权利要求14的方法，其中所述二极管被制造得与所述碳纳米管材料的暴露的部分电接触。
20.一种使用权利要求14的方法形成的存储器单元。
21.一种制造存储器单元的方法，包括：
在衬底上方制造第一导体；
在所述第一导体上方制造碳纳米管(CNT)材料；
沉积电介质材料于所述碳纳米管材料的顶表面上；
平坦化所述电介质材料以暴露至少部分所述碳纳米管材料；
制造与所述碳纳米管材料的暴露部分电接触的二极管；并且
在所述二极管上方制造第二导体。
22.根据权利要求21的方法，其中所述碳纳米管材料包括碳纳米管纤维。
23.根据权利要求21的方法，其中所述碳纳米管材料包括垂直对齐的多个碳纳米管。
24.根据权利要求21的方法，其中所述碳纳米管材料在所述第一导体上方被选择性地生长。
25.根据权利要求21的方法，其中所述碳纳米管材料被预生长并且随后被放置于所述第一导体上方。
26.根据权利要求21的方法，其中所述电介质材料包括二氧化硅、氮化硅、氧氮化硅、和低K电介质的至少之一。
27.一种使用权利要求21的方法形成的存储器单元。
28.一种存储器单元，包括：
第一导体；
包括在所述第一导体上方制造的碳纳米管(CNT)材料的可逆电阻率转换元件，其中所述可逆电阻率转换元件包括多个碳纳米管；
设置于所述碳纳米管之间的电介质材料，使得所述多个碳纳米管在所述可逆电阻率转换元件的平表面中被暴露；
在所述第一导体上方形成的二极管；和
在所述可逆电阻率转换元件和所述二极管上方形成的第二导体。
29.根据权利要求28的存储器单元，其中所述二极管包括垂直多晶二极管。
30.根据权利要求29的存储器单元，还包括与所述垂直多晶二极管的多晶材料接触的硅化物、硅化物-锗化物或者锗化物区，使得所述多晶材料处于低电阻率状态。
31.根据权利要求28的存储器单元，还包括形成于所述第一导体上的碳纳米管仔晶层并且在所述碳纳米管仔晶层上选择性地制造所述碳纳米管材料。
32.根据权利要求28的存储器单元，其中所述可逆电阻率转换元件与所述二极管电接触。
33.根据权利要求28的存储器单元，其中所述电介质材料包括二氧化硅、氮化硅、氧氮化硅、和低K电介质的至少之一。
34.多个非易失性存储器单元，包括：
在第一方向中延伸的多个基本平行、基本共面的第一导体；
多个二极管；
多个可逆电阻率转换元件，其中各可逆电阻率转换元件包括多个碳纳米管(CNT)和设置于所述碳纳米管之间的电介质材料，使得多个碳纳米管在所述可逆电阻率转换元件的平表面中被暴露；和
在与所述第一方向不同的第二方向中延伸的多个基本平行、基本共面的第二导体；
其中，在各存储器单元中，所述二极管之一形成与所述可逆电阻率转换元件之一串连，设置于所述第一导体之一和所述第二导体之一之间；并且
其中各可逆电阻率转换元件包括形成于所述第一导体之一上方的碳纳米管(CNT)材料。
35.根据权利要求34的多个非易失性存储器单元，其中各二极管包括垂直多晶二极管。
36.一种单片三维存储器阵列，包括：
在衬底上方形成第一存储器级，所述第一存储器级包括：
多个存储器单元，其中所述第一存储器级的各存储器单元包括：
第一导体；
包括在所述第一导体上方制造的碳纳米管(CNT)材料的可逆电阻率转换元件，其中各可逆电阻率转换元件包括多个碳纳米管和设置于所述碳纳米管之间的电介质材料，使得所述多个碳纳米管在所述可逆电阻率转换元件的平表面中被暴露；
与所述可逆电阻率转换元件串连形成的二极管；和
在所述可逆电阻率转换元件和二极管上方形成的第二导体；和
在所述第一存储器级上方单片形成的至少一第二存储器级。
37.根据权利要求36的单片三维存储器阵列，其中各二极管包括垂直多晶二极管。
38.一种存储器单元，包括：
第一导体；
在所述第一导体上方制造的可逆电阻率转换元件，其中所述可逆电阻率转换元件包括碳纳米管(CNT)材料和暴露碳纳米管的平表面，碳纳米管(CNT)材料具有设置于多个碳纳米管之间的电介质材料；
在所述可逆电阻率转换元件的平表面上形成与暴露的碳纳米管电接触的二极管；和
在所述二极管上方形成的第二导体。
39.根据权利要求32的存储器单元，其中所述碳纳米管材料包括碳纳米管纤维。
40.根据权利要求33的存储器单元，其中所述碳纳米管纤维包括基本不对齐的碳纳米管束。
41.根据权利要求32的存储器单元，其中所述碳纳米管材料包括基本垂直对齐的碳纳米管的阵列。
42.根据权利要求32的存储器单元，其中所述电介质材料包括二氧化硅、氮化硅、氧氮化硅、和低K电介质的至少之一。
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