[go: up one dir, main page]

CN101919032A - 半导体元件以及半导体元件制造方法 - Google Patents

半导体元件以及半导体元件制造方法 Download PDF

Info

Publication number
CN101919032A
CN101919032A CN2008801166609A CN200880116660A CN101919032A CN 101919032 A CN101919032 A CN 101919032A CN 2008801166609 A CN2008801166609 A CN 2008801166609A CN 200880116660 A CN200880116660 A CN 200880116660A CN 101919032 A CN101919032 A CN 101919032A
Authority
CN
China
Prior art keywords
silicon carbide
semiconductor substrate
plane
polar
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2008801166609A
Other languages
English (en)
Inventor
小林光
长泽弘幸
八田直记
河原孝光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hoya Corp
Original Assignee
Hoya Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hoya Corp filed Critical Hoya Corp
Publication of CN101919032A publication Critical patent/CN101919032A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H10P14/2904—
    • H10P14/2926—
    • H10P14/3408—

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

本发明提供一种半导体元件以及半导体元件制造方法，该半导体元件具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极。所述半导体基板表面中与所述栅极绝缘膜结合的结合面在宏观上平行于非极性面，且微观上由非极性面和极性面构成，在所述极性面中Si面和C面中的任意一个面占优势。本发明的半导体元件具有由碳化硅构成的半导体基板和形成在所述半导体基板上的电极。所述半导体基板表面中与所述电极结合的结合面宏观上平行于非极性面，且微观上由非极性面和极性面构成，在所述极性面中Si面和C面中的任意一个面占优势。本发明是以碳化硅为基板的半导体元件，在碳化硅外延层的非极性面中，能够提高电极-碳化硅界面，或者氧化膜(绝缘膜)-碳化硅界面的电特性和稳定性，而与基板的缺陷密度无关。

Description

半导体元件以及半导体元件制造方法
技术领域
本发明涉及采用了有望作为高性能半导体元件用材料的碳化硅的半导体元件及其制造方法。本发明尤其涉及在金属-绝缘膜-半导体结构或者金属-半导体结构中发现良好的击穿电压、整流性或低功耗性的适合功率用的半导体元件及其制造方法。
背景技术
以往，功率半导体元件是以具有1.1eV禁带的硅为基板来制造的。取而代之，通过使用具有2.2eV至3.2eV禁带的碳化硅作为基板，同时得到低功耗和高击穿电压。除此之外，由于碳化硅的本征载流子浓度与硅的本征载流子浓度相比在10个数量级以下，因此，在更高的温度下能够使晶体管或二极管等半导体元件动作而不损失效率。
作为发挥碳化硅的优势的功率半导体元件，制造有采用金属-半导体结构的肖特基二极管，或者采用了金属-栅极绝缘膜-半导体结构(MOS结构)或金属-半导体结构(MES结构)的场效应晶体管(FET)等。这些半导体元件由于都是单极元件，因此电荷的积累时间非常短，可进行高速的切换。
图1表示采用了碳化硅的肖特基势垒二极管的基本结构。在形成于碳化硅基板11上的碳化硅外延层12的表面上，设置有由肖特基金属构成的电极(以下，称为肖特基电极)13。通过形成在该碳化硅外延层12和肖特基电极的界面的肖特基势垒来显现整流性。例如，在碳化硅中添加的杂质为施主的情况下，肖特基势垒通过阻止电子从肖特基电极13向碳化硅外延层12扩散来发现整流性。即，在对肖特基电极13侧施加正电位，对碳化硅外延层12侧施加负电位的情况下成为导通状态，但在对肖特基电极13侧施加负电位，对碳化硅外延层12侧施加正电位的情况下成为绝缘状态。
另一方面，基板下部的电极14与肖特基电极13不同，并不显现整流性，并且，为了抑制元件处于导通状态时的电压下降，期望其电阻值非常低。在这样形成的肖特基势垒二极管中，确定碳化硅外延层12的膜厚度、添加到其中的杂物浓度及肖特基电极的种类，使得肖特基势垒高度、耐压、导通电阻等二极管特性达到期望的值。
一般，半导体-肖特基电极界面的肖特基势垒高度通过肖特基电极和半导体之间的静电电势(内部功函数)差以及存在于界面的电偶极子之和来表现。其中，在离子性高的宽带隙半导体即碳化硅中，受到存在于界面的电偶极子的影响大，肖特基势垒高度很大程度上依赖于碳化硅的表面状态。因此，为了形成特性稳定的碳化硅肖特基势垒二极管，希望在单一极性面(例如，六方晶系碳化硅的(0001)Si面或(000-1)C面)上，采用其表面尽量平坦，且晶体缺陷密度非常低的表面。
但是，在六方晶系碳化硅的极性面内，存在很多晶间缩孔缺陷或螺旋位错等缺陷。已知，这些缺陷从基板内直接传播且分布到外延层而显著恶化器件特性。为了阻止这些晶间缩孔缺陷的传播，例如在日本特开2000-44396号公报(专利文献1)中公开了以下技术：通过采用设有从(0001)面偏离3～8度的偏离角(オフ角度)的基板，并且使碳化硅的原料气体的供给方向与台阶流动(ステツプフロ一)成长方向一致，优先阻挡晶间缩孔缺陷。但是，该技术也不能完全阻止晶间缩孔缺陷的传播，而且还产生以下另一种缺陷密度增加等问题：通过使外延层在具有偏离角的基板上成长，发生台阶在结晶表面上的集合(群聚(バンチング))的频率增高，或者基底面位错容易露出表面等外延层表面的平坦性受损。
作为解决上述问题的一个方案，在日本特开2003-119097号公报(专利文献2)中记载了以下技术：通过多次重复向a-轴方向的成长和接着a-轴方向的成长进行的向c-轴方向的成长，在原理上使基板的极性面内的缺陷密度成为零。但是，本方法存在工序非常复杂，且难以降低制造成本的问题。
另一方面，在日本特开2000-319099号公报(专利文献3)中，通过在基板内不传播晶间缩孔缺陷的六方晶系碳化硅(11-20)面上，沉积针对晶格失配的缓冲层后进行外延成长，防止传播晶间锁孔缺陷，且可形成具有平坦的晶体表面的碳化硅外延层。
接着，利用图2说明MOS型场效应晶体管(MOS-FET)的结构以及动作。图2是采用了碳化硅的一般的横型MOS-FET。在该MOS-FET中，碳化硅外延层22沉积在碳化硅基板21上。在该碳化硅外延层中，以规定的浓度添加规定的杂质。添加的杂质一般为p型杂质的铝、硼等，其浓度根据元件的耐压设计值，在1×1014～5×1016/cm3之间选择。碳化硅外延层22内包括被称为源极区域23、漏极区域24的杂质添加区域。在源极区域和漏极区域都添加了表示与碳化硅外延层的杂质添加物不同的价态的杂质，相对于p型的碳化硅外延层添加表示n型的氮。添加浓度相对于碳化硅外延层的添加浓度非常高，超过1×1018/cm3，其结果，在碳化硅外延层中形成两个独立的pn结。此外，在源极区域23和漏极区域24上，以表示欧姆接触(抵抗性接触)方式分别形成源极电极25和漏极电极26。
在横型MOS-FET中，为了极力减少元件导通时的电压降低，源极电极和漏极电极都形成为具有尽量低的欧姆电阻。在隔开源极区域23和漏极区域24的区域的表面，作为栅极绝缘膜27形成薄的氧化膜。氧化膜的形成采用热氧化法、硝酸氧化法、化学气相沉积法(CVD法)等，氧化膜的膜厚度根据元件的设计而精密调整。
栅极绝缘膜27上设置栅极电极28。在上述MOS-FET中，源极区域23和漏极区域24被反接的两个pn结隔开，从而不导通电。但是，若对栅极电极施加相对于源极电极某程度正的电压(阈值电压)，则在栅极绝缘膜界面正下方的碳化硅外延层的一部分形成反型层，形成将n型的源极区域23和同样是n型的漏极区域24电连接的n型区域(沟道)。这里，若对漏极电极施加相对于源极正的电压，则电子从源极区域向漏极区域漂移，电流从漏极电极流向源极电极。此时的MOS-FET的电阻值与移动在沟道区域的电子总数和其速度的乘积成正比。此外，移动在沟道区域的电子速度与沟道区域中的迁移率(沟道迁移率)和源-漏间的施加电场成正比。即，越是对栅极施加正电压，或者沟道迁移率越高，MOS-FET越成为低电阻(即，低功耗)。
沟道迁移率受到栅极绝缘膜-碳化硅界面的平坦度、栅极绝缘膜界面附近的碳化硅所包含的缺陷密度(界面能级密度)的影响。栅极绝缘膜-碳化硅的界面越平滑，而且界面能级密度越低，沟道迁移率表示高值。
为了确保栅极绝缘膜-碳化硅界面的平坦性，也可以通过CVD法来形成栅极绝缘膜，而不是通过热氧化来形成栅极绝缘膜。例如，利用减压气相成长装置，在750～850℃温度、0.5Torr压力的条件下，利用反应气体SiH4、N2O，能够在SiC基板上形成SiO2膜。若采用等离子CVD法，能够比LPCVD法在更低的温度下形成SiO2膜。但是，通过CVD法形成的SiO2膜，与通过热氧化形成的SiO2膜相比，密度低，且包含比热氧化膜更多的杂质，存在其绝缘破坏电场强度和长期使用时的稳定性受到破坏的问题。
在通过CVD法形成SiO2膜的情况下，在形成SiO2膜时碳化硅表面暴露于高温氧化气氛中，在界面形成成为电荷俘获(電荷トラツプ)中心的界面能级。因此，需要在形成SiO2膜时尽量防止形成界面能级，降低界面能级密度。为了解决该问题，在形成SiO2膜之前对碳化硅基板进行氮化处理，使碳化硅主表面去活化，从而使MOS界面高质量化。此外，如在日本特开2006-156478号公报(专利文献4)中记载那样，通过对CVD氧化膜进行氮化处理(基于N2O气体等的POA)来改善栅极绝缘膜的质量，达到高沟道迁移率。这样的氮化处理对栅极绝缘膜-碳化硅界面的沟道迁移率的提高发挥效果，但另一方面，所导入的氮局部存在于氧化膜-碳化硅界面，作为正的固定电荷而残留。该固定电荷使平带电压向负方向转变，使MOS-FET的栅极阈值电压不稳定。与此同时，使栅极绝缘膜的耐电荷积累量变差，可成为损坏作为器件的长期稳定性的原因。
在MOS型或者MES型场效应型晶体管中，沟道区域中包含的缺陷对沟道迁移率、漏电流等带来影响。于是，为了极力降低沟道区域的缺陷密度，进行了各种发明。例如，在六方晶系碳化硅中，为了降低(0001)表面的缺陷密度，有意地在向<11-20>方向稍微倾斜的(0001)面上实施同型外延成长。但是，在该方法中容易引起结晶表面中的原子台阶的集合合体(台阶群聚)现象，导致同型外延成长层的表面粗糙度增大，沟道迁移率降低。为了解决该问题，例如日本特开2006-66722号公报(专利文献5)记载那样，提出了使六方晶系碳化硅基板(0001)面向<21-30>方向稍微倾斜0.5～10°，在其表面形成缓冲层而缓和由杂质密度差引起的晶格失配所引起的变形的方法。根据该方法，能够得到平滑的碳化硅表面以及氧化膜界面。
另外，作为提高场效应晶体管的沟道迁移率的方法，提出了尽量使形成沟道的碳化硅表面接近于理想晶体的平滑的清净表面，同时进行氢终止，从而防止附着污染元素等的处理方法。例如，根据日本特开2006-351744号公报(专利文献6)，在碳化硅基板上形成栅极绝缘膜的工序之前，由1500℃以上的减压反应炉提供氢气，由此将其表面蚀刻数纳米至0.1μm左右，从而实现表面的平坦化以及清净化。
专利文献1：日本特开2000-44396号公报
专利文献2：日本特开2003-119097号公报
专利文献3：日本特开2000-319099号公报
专利文献4：日本特开2006-156478号公报或WO 0068474A1
专利文献5：日本特开2006-66722号公报
专利文献6：日本特开2006-351744号公报或参照其英语同组的US2007015333A1
在这里，将上述专利文献1～6的全部记载作为公开技术来引用。
发明内容
本发明鉴于以上问题点而完成，其目在于提供一种以肖特基势垒二极管或MOS-FET等的碳化硅为基板的半导体元件，其在碳化硅外延层的非极性面上，提高电极-碳化硅界面或氧化膜(绝缘膜)-碳化硅界面的电特性和稳定性，而与基板的缺陷密度无关。
本发明提供一种在肖特基势垒二极管中，大面积实现均匀、稳定的整流特性而不带来元件制造工序的复杂化，在MOS-FET中提高栅极绝缘膜-碳化硅界面的平坦性的同时抑制库伦散射，实现提高沟道迁移率的方法。此外，根据本发明，由于不需要栅极绝缘膜形成后的N2O处理或者向CVD膜导入氮，因此元件制造工序变得简单，并且不会在栅极绝缘膜-碳化硅界面中局部存在氮，从而排除成为损坏元件特性的控制性和长期稳定性的原因。
根据本发明的课题解决方法如下。
[1]一种半导体元件，具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，该半导体元件的特征在于，
所述半导体基板表面中与所述栅极绝缘膜结合的结合面宏观上平行于非极性面，且微观上由非极性面和极性面构成，在所述极性面中Si面和C面中的任意一个面占优势。
[2]一种半导体元件，具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，该半导体元件的特征在于，
所述半导体基板表面中与所述栅极绝缘膜结合的结合面具有平台面和取向于一个方向的台阶端，
所述平台面是非极性面，
所述台阶端由Si面和C面中的任意一个极性面构成。
[3]一种半导体元件，具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，该半导体元件的特征在于，
所述半导体基板表面中与所述栅极绝缘膜结合的结合面具有平台面和取向于一个方向的台阶端，
所述平台面是非极性面，
所述平台面在台阶端的取向方向上的宽度和在面内与台阶端的取向方向垂直的方向上的宽度之比在10以上。
[4]一种半导体元件，具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，该半导体元件的特征在于，
所述半导体基板表面中与所述栅极绝缘膜结合的结合面宏观上平行于非极性面，且包括取向于一个方向的台阶端，
所述台阶端的振幅在0.5～10nm的范围内。
[5]一种半导体元件，具有由碳化硅构成的半导体基板以及形成在所述半导体基板上的电极，该半导体元件的特征在于，
所述半导体基板表面中与所述电极结合的结合面宏观上平行于非极性面，且微观上由非极性面和极性面构成，在所述极性面中Si面和C面中的任意一个占优势。
[6]一种半导体元件，具有由碳化硅构成的半导体基板以及形成在所述半导体基板上的电极，该半导体元件的特征在于，
所述半导体基板表面中与所述电极结合的结合面具有平台面和取向于一个方向的台阶端，
所述平台面是非极性面，
所述台阶端由非极性面及Si面和C面中的任意一个极性面构成。
[7]一种半导体元件，具有由碳化硅构成的半导体基板以及形成在所述半导体基板上的电极，该半导体元件的特征在于，
所述半导体基板表面中与所述电极结合的结合面具有平台面和取向于一个方向的台阶，
所述平台面是非极性面，
所述平台面在台阶方向上的宽度和在面内与台阶方向垂直的方向上的宽度之比在10以上
[8]一种半导体元件，具有由碳化硅构成的半导体基板以及形成在所述半导体基板上的电极，该半导体元件的特征在于，
所述半导体基板表面中与所述电极结合的结合面宏观上平行于非极性面，且包括取向于一个方向的凹凸，
所述凹凸的振幅在0.5～10nm的范围内。
[9]如在[1]，[2]，[5]，[6]中的任一项所述的半导体元件，其特征在于，
在将所述结合面中的全部极性面的面积设为1时，在所述结合面中所述一个极性面所占的面积的比例在0.75～1的范围内。
[10]如在[2]，[3]，[6]，[7]中的任一项所述的半导体元件，其特征在于，
所述平台面的宽度(在基板面内与台阶端的取向方向垂直的方向上的宽度)为0～100nm。
[11]如在[1]～[10]中的任一项所述的半导体元件，其特征在于，
所述半导体基板包括形成在单晶体半导体基板上的碳化硅同型外延膜。
[12]如在[1]～[11]中的任一项所述的半导体元件，其特征在于，
所述半导体基板是立方晶系碳化硅，所述非极性面是{001}面或{110}面。
[13]如在[1]～[11]中的任一项所述的半导体元件，其特征在于，
所述半导体基板是六方晶系碳化硅，所述非极性面是{11-20}面、{1-100}面、{03-38}面中的任意一个。
[14]如在[1]，[2]，[5]，[6]，[9]中的任一项所述的半导体元件，其特征在于，
所述特定的极性面是Si极性面。
[15]一种在[1]～[14]中的任一项所述的半导体元件的制造方法，其特征在于，包括如下工序：
准备至少一个主表面为非极性面的碳化硅半导体基板的工序；
在所述半导体基板的非极性面中的至少一部分形成取向于一个方向的台阶的工序；以及
将所述台阶端面的极性统一为特定的极性面的工序。
[16]如在[15]所述的制造方法，其中，
在形成栅极绝缘膜或电极的工序之前，进行形成所述取向于一个方向的台阶的工序以及将台阶端面的极性统一为特定的极性面的工序。
以往可知，在采用了碳化硅基板的半导体元件中，基板表面中与栅极绝缘膜的界面部分的平坦性以及基板表面中与电极的界面部分的平坦性影响半导体元件的特性，从而进行了以提高该界面的平坦性为目的的改进。
本发明人发现，基板表面中与栅极绝缘膜的界面部分的平坦性以及基板表面中与电极的界面部分的平坦性影响半导体元件的特性的重要因素，并实现了本发明。
例如，在专利文献3中，在基板内的不传播晶间锁孔缺陷的六方晶系碳化硅(11-20)面上，沉积了针对晶格失配的缓冲层后进行外延成长，从而防止晶间锁孔缺陷的传播，且可形成具有平坦的晶体表面的碳化硅外延层。但是，由于它们的面方向是非极性面，因此露出碳化硅外延层的最外表面的极性并未唯一地(一意的)决定。其结果，产生电偶极子分量的控制受损，以耐压为首的肖特基势垒二极管特性的面内稳定性受损的问题。
例如，在MOS-FET的情况下，对于使栅极绝缘膜-碳化硅的界面平坦化来说，将碳化硅表面的极性面统一也是非常重要的。例如，在通过热氧化形成栅极绝缘膜的情况下，在碳化硅基板21上形成碳化硅外延层22后，在干燥氧气或水蒸气气氛中实施热氧化。其中，作为碳化硅的极性面即C面和Si面在热氧化过程中表现不同的氧化速度，特别是C(碳)面与Si(硅)面相比，以大约3倍的速度被氧化。即，在同时露出不同的极性面的表面中，不同的极性面以不同的速度被热氧化，其结果，在面内热氧化膜的膜厚变得不均匀。此外，热氧化膜的膜厚的不均匀性损坏栅极绝缘膜-碳化硅界面的平坦性。因此，即使对未统一极性面的碳化硅实施热氧化而形成MOS-FET，沟道迁移率也被抑制为低，碳化硅原来的低功耗性能受损。
此外，在利用CVD法形成SiO2膜之前对碳化硅基板进行氮化处理，使碳化硅主表面去活化而使MOS界面高质量化后，通过对CVD氧化膜进行氮化处理(基于N2O气体等的POA)，改善栅极绝缘膜的质量，达到高沟道迁移率(例如专利文献4)。这样的氮化处理对栅极绝缘膜-碳化硅界面的沟道迁移率的提高发挥作用，但另一方面，导入的氮在氧化膜-碳化硅界面上局部存在，并作为正的固定电荷而残留。该固定电荷使平带电压向负方向转变，使MOSFET的栅极阈值电压不稳定。为了抑制栅极阈值电压变动，还可以有意地在栅极绝缘膜-碳化硅界面添加负的固定电荷，但与肖特基势垒二极管同样，与栅极绝缘膜接触的碳化硅的极性未唯一地确定，其结果，产生电偶极子分量的控制受损，且因库伦散射而沟道迁移率降低的问题。
作为提高场效应晶体管的沟道迁移率的方法，在碳化硅基板上形成栅极绝缘膜的工序之前，进行使用氢的表面蚀刻，以实现表面的平坦化以及清净化(例如专利文献6)。根据该方法，虽然得到平滑的表面，但与如前述所述同样，在非极性面上碳化硅表面的极性未唯一地确定，其结果，电偶极子分量的控制受损，且因库伦散射而沟道迁移率降低。
根据本发明，即使是以非极性面为主表面的碳化硅，由于在其与栅极绝缘膜或金属的微观的界面上有特定的极性面取向，因此不产生在不同的极性面间发生的不必要的电场，且不引起因热氧化速度等不同而引起的界面的平滑性劣化。其结果，在肖特基势垒二极管中，大面积实现均匀、稳定的整流特性而不带来元件制造工序的复杂化。此外，在MOS-FET中，由于栅极绝缘膜-碳化硅界面的库伦散射被抑制，沟道迁移率被提高，因此导通时的功耗降低。
此外，根据本发明，由于无需对栅极绝缘膜添加氮而提高沟道迁移率，因此元件制造工序变得简单，除此之外，不会受到残留在界面上的固定电荷的影响。其结果，得到设计时的元件特性，并且能够得到长期稳定性良好的效果。
附图说明
图1是肖特基势垒二极管的结构图；
图2是横行MOS-FET的结构图；
图3表示在基板表面设置了大致平行于[-110]方向的研磨伤(起伏)的示意图；
图4的上方图是具有与[-110]方向平行的台阶端的阶梯状表面的示意图，下方图是将(-110)面作为截面的台阶端面的原子模型；
图5是六方晶系碳化硅的晶体结构的说明图；
图6表示在实施例1中得到的具有与[-110]方向平行的台阶端面的等间隔的阶梯形状，上方图是3C-SiC(001)面的AFM像，下方图是将3C-SiC(-110)面作为截面的剖面图；
图7表示对于实施例5以及参考例5中制造的MOS二极管阵列，通过氧化膜容量测定来求出氧化膜厚度，通过电流-电压测定来测定的耐压测定结果(下方图)，上方图是将3C-SiC(110)面作为截面的剖面。
附图标记说明
11：碳化硅基板
12：碳化硅外延层
13：肖特基电极
14：基板下部电极
21：碳化硅基板
22：碳化硅外延层
23：源极区域
24：漏极区域
25：源极电极
26：漏极电极
27：栅极绝缘膜
28：栅极电极
具体实施方式
下面，说明在本说明书中使用的晶体的方向以及面的标记法。
[方向]
[]作为表示特定方向的标记来使用。相对于此，<>作为统称等效方向的标记来使用。即，<111>方向表示[111]、[-111]、[1-11]、[11-1]、[-1-11]、[1-1-1]、[-11-1]、[-1-1-1]的集合。
[面]
同样，()作为表示特定面的标记来使用，相对于此，[]作为统称等效的面的标记来使用。
即使在权利要求中使用了作为统称的标记的<>或[]，在说明书中例如实施例中使用特定的方向[]或特定的面()。这是因为在实施例中不能同时选择等效的(010)面和(001)面。在权利要求中使用的<>例如“法线轴大致平行于<001>方向”的标记，表示例如“法线轴大致平行于[001]方向、[010]方向、[100]方向的任意一个方向”。
[半导体元件]
本发明的半导体元件包括以下两种半导体元件，即
具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜和形成在所述栅极绝缘膜上的栅极电极的半导体元件(以下，称为半导体元件1)，以及
具有由碳化硅构成的半导体基板和形成在所述半导体基板上的电极的半导体元件(以下，称为半导体元件2)。
以下，简单称为半导体元件时，表示半导体元件1和半导体元件2的两者。
在本发明的半导体元件中采用的半导体基板由单晶体碳化硅构成，单晶体碳化硅例如可以是立方晶系碳化硅3C-SiC或六方晶系SiC。这样，单晶体碳化硅主要有立方晶系和六方晶系的碳化硅，但在本发明中可以采用任意的单晶体碳化硅。其中，由于3C-SiC晶体中的电子迁移率高，因此作为高速、低功耗、高频的半导体元件材料具有高性能指数(FOM)，因此优选采用立方晶系碳化硅。
此外，由单晶体碳化硅构成的半导体基板可以是单晶体半导体基板其本身，也可以包括形成在单晶体半导体基板上的碳化硅外延膜。用于形成半导体元件的半导体基板其杂质浓度适合在1015/cm3水平，或者能够可靠地得到与离子注入区域结合的PN结二极管结构程度的杂质浓度。从而，当半导体基板本身一开始就是这样的杂质浓度的情况下，无需设置碳化硅外延膜，能够直接使用单晶体半导体基板。当单晶体半导体基板不具有这样的杂质浓度的情况下，适合设置调整了杂质浓度的碳化硅同型外延膜。
另外，在实施例中假想纵型MOSFET，当作为纵型来使用的情况下，在基板背面设置漏极电极，但是，由于若在n-层(EPI层)设置电极，则难以得到欧姆特性，因此在n+层基板上形成有n-层。作为横型MOSFET来制造的情况并不限定于此。
半导体元件1是具有至少一部分的电极经由绝缘膜与半导体接触的结构的晶体管或二极管，半导体2是电极不经由绝缘膜与半导体接触的晶体管或二极管。半导体元件1的晶体管例如是MOS-FET和IGBT等，半导体1的二极管例如是MOS二极管等。
半导体元件2的二极管例如是pn二极管、肖特基二极管等(即，MOS二极管以外)，半导体元件2的晶体管例如是MES-FET、可控硅、GTO、MES-FET等。
半导体元件1中的栅极绝缘膜和栅极电极的材质、形状、配置等以及半导体元件2中的电极的材质、形状、配置等能够根据半导体元件的种类适当选择。栅极绝缘膜例如可以是SiO2、Al2O3等，栅极电极例如可以是Al、Poly-Si等。此外，半导体元件2中的电极例如可以是Pt、Au、Ni等。
以下，首先说明半导体元件1，接着说明半导体元件2。
[半导体元件1]
半导体元件1的特征在于，半导体基板表面中与栅极绝缘膜结合的结合面宏观上与非极性面平行，且微观上由非极性面和极性面构成，在所述极性面中Si面(硅面)和C面(碳面)中的任意一个面占优势。(方式A)
或者，半导体元件1的特征在于，半导体基板表面中与栅极绝缘膜结合的结合面具有平台面和取向于一个方向的台阶端，平台面是非极性面，台阶端由Si面和C面中的任意一个极性面构成。(方式B)。
或者，半导体元件1的特征在于，半导体基板表面中与栅极绝缘膜结合的结合面具有平台面和取向于一个方向的台阶端，平台面是非极性面，平台面在台阶端的取向方向上的宽度和在基板面内与台阶端的取向方向垂直的方向上的宽度之比在10以上。(方式C)
或者，半导体元件1的特征在于，半导体基板表面中与栅极绝缘膜结合的结合面宏观上与非极性面平行，且包括取向于一个方向的台阶端，台阶端的振幅在0.5～10nm的范围内。(方式D)
在半导体元件1中，其特征在于，半导体基板表面中与栅极绝缘膜结合的结合面的结构上。在方式A和D中，成为与栅极绝缘膜结合的结合面的由单晶体碳化硅构成的基板表面宏观上与非极性面平行。此外，在方式B和C中，成为与栅极绝缘膜结合的结合面的由单晶体碳化硅构成的基板表面具有平台面和取向于一个方向的台阶端，且平台面是非极性面。
单晶体碳化硅是碳元素和硅元素以一比一的比例结合且周期性地被配置的晶体，在立方晶系碳化硅中，具有由碳元素-硅元素对构成的密排六方面(六方細密面)在<111>方向上以三层周期层叠的结构(参照图4)。此外，在六方晶系碳化硅中，具有由碳元素-硅元素对构成的密排六方面在<0001>方向上除了三层周期之外以所谓单调周期层叠的结构。若将能够配置由碳元素和硅元素对构成的密排六方面的三种位置设为A、B、C，则六方晶系碳化硅的层叠结构能够由...ABCABC...来标记。另一方面，在六方晶系碳化硅的层叠周期中，存在...ABABABAB...(2H-SiC)、...ABACABAC...(4H-SiC)、...ABCACBABCACB...(6H-SiC)、...ABCABACBABCBA...(8H-SiC)等无限的组合(参照图5)。
立方晶系和六方晶系中任意的碳化硅中，其表面分为非极性面和极性面。就不存在缺陷等的理想的表面而言，非极性面是指碳元素和硅元素在表面露出的概率相同的面。另一方面，极性面定义为碳元素或硅元素在表面露出的概率不同的面(例如，在解理的情况下，游离的Si原子优先露出表面的情况称为Si面)。
在实际的结晶面中，由于存在缺陷等，因此存在非极性面和极性面两者。
在立方晶系碳化硅3C-SiC中，极性面是[111]面，除[111]面以外的所有的面(无限存在)是非极性面。一般，作为实用性非极性面，举出作为低阶(低次数)的面的[001]面群、[110]面群。具体来说，例如(001)、(110)是非极性面，(111)、(1-1-1)、(-11-1)、(-1-11)是Si极性面，(-111)、(1-11)、(11-1)、(-1-1-1)是C极性面。
此外，六方晶系SiC中的极性面是[0001]面，除[0001]面群以外的所有的面(无限存在)都是非极性面。一般，作为实用性的非极性面，举出作为低阶的面的{11-20}面、{1-100}面、{03-38}面。
在方式A中，半导体基板表面中与栅极绝缘膜结合的结合面宏观上平行于非极性面，且微观上由非极性面和极性面构成，在极性面上占优势地存在Si面和C面的任意一个面。
在本说明书中，“微观”表示例如原子级(原子オ一ダ一)的尺度，“宏观”表示超过数十微米的尺度。作为其他标记，“微观”可以解释为原子水平，“宏观”可以解释为将结合面整体平均化的水平。因此，在方式A中，在关注数十微米尺度的上述结合面的情况下，上述结合面是平行于非极性面的面，在关注原子级尺度的上述结合面的情况下，上述结合面由非极性面和极性面构成，在极性面上占优势地存在Si面和C面中的任意一个面。换言之，按照原子级而论，在上述结合面上，除了非极性面之外，必定占优势地存在Si面和C面中的任意一个极性面，但作为结合面整体来看，上述结合面是平行于非极性面的面。作为具体例子，举出在表面成为非极性面的碳化硅基板表面上，沿一个方向制造起伏的情况。此时，微观上占优势地存在Si面和C面中的任意一个的极性面(根据起伏的斜率，还存在非极性面)，宏观上成为非极性面。因此，宏观表面为Si面或C面，是指表面是[111]面(即极性面)，但具有这样的结合面的元件是本发明的范围外的元件。
如上所述3C-SiC[001]面是非极性面，3C-SiC[001]面的宏观表面始终是非极性面。因此，该宏观表面与整个微观表面的极性不一致。由于在实际的宏观表面上存在“粗糙度”，因此，在没有特别控制的情况下，除了非极性面之外，Si面和C面中的任意一个出现在表面上。相对于此，在本发明中，将微观极性面控制为在表面仅出现Si面和C面的任意一个。
以只有Si面和C面中的任意一个出现在表面的方式进行的控制，具体来说，通过使粗糙度的凹凸(台阶)的方向仅设为特定的方向来进行。露出的极性根据粗糙度的台阶的取向方向是<110>的方向，还是<1-10>方向而不同，在本发明中控制为，只有Si面和C面中的任意一个极性出现在台阶端。即，若全部台阶向<110>方向取向，则露出的极性统一为Si面，若向<-110>方向取向，则统一为C面。
发明人认为，理论上可通过将存在于上述结合面的极性面设为任意一个极性面，并统一为该极性面，能够达到本发明的目的。但是，到目前为止，没有公开用于控制结合面的极性面的方法，从而也理所当然未公开用于形成具有这样统一的极性面的结合面的方法。因此，在本发明中，例如，若是3C-SiC，则利用作为非极性面的{001}面，且将掺杂于该非极性面的极性面控制为任意一个极性成为优势，从而，即使在作为非极性面的{001}面，也能够得到像以往那样将极性面作为表面来使用时的平滑的界面。
在本发明中，必定存在微观表面(部分的极性面)。因此，具有在表面(例如，原子水平的高度)上没有台阶的碳化硅表面(结合面)的元件不属于本发明。
在3C-SiC的情况下，为了使微观表面成为Si极性，将起伏的斜面取向于[110]方向和[-1-10]方向。在将微观表面成为C极性的情况下，将起伏的斜面取向于[-110]方向和[1-10]方向。此外，在(110)面的情况下，若设置大致平行的“起伏”，则C面和Si面以相对的形态显示双极性，因此，在成为Si极性的情况下，向[001]方向稍微倾斜，在成为C面的情况下，向[00-1]方向稍微倾斜。
在六方晶系SiC的情况下，在(11-20)面中，是向[0001]方向(Si极性)、[000-1]方向(C极性)、[1-100]方向(Si极性)、[-1100]方向(C极性)中的任一个方向倾斜的面；
在(1-100)面中，是向[0001]方向(Si极性)、[000-1]方向(C极性)、[11-20]方向(Si极性)、[-1-120]方向(C极性)中的任一个方向倾斜的面；
在(03-38)面中，是沿[01-10]方向和[0-110]方向倾斜(スロ一プ)取向的起伏(Si极性)、沿[1010]方向和[-10-10]方向(C极性)倾斜取向的起伏。
在方式B中，半导体基板表面中与栅极绝缘膜结合的结合面具有平台面、取向于一个方向的台阶端，平台面是非极性面，台阶端由Si面和C面中的任意一个极性面构成。在结合面上有平台面和台阶端，台阶端取向于一个方向。由于台阶端取向于一个方向，因此，即使台阶端是极性面，也成为Si面和C面中的任意一个极性面。极性面和非极性面以及台阶端的取向与方式A相同。
在方式A和方式B中，在所述结合面中所述一个极性面所占的面积的比例，即在方式A中占优势地存在的极性面所占的面积比例，例如将结合面中的全部极性面的面积设为1的情况下，可以在0.75～1的范围。例如，在上述一个极性面(占优势地存在的极性面)为Si面的情况下，“(Si面的面积)/(结合面中的Si面的面积+C面的面积)”可以在0.75～1的范围。该比例优选在0.8～1的范围，更优选在0.9～1的范围。
在方式C中，半导体基板表面中与栅极绝缘膜结合的结合面具有平台面和取向于一个方向的台阶端，平台面是非极性面，平台面在台阶方向(在基板面内与台阶端的取向方向垂直的方向)上的宽度和在面内与台阶方向垂直的方向(台阶端的取向方向)上的宽度之比在10以上。结合面具有平台面和取向于一个方向的台阶端以及平台面是非极性面，这一点与方式B相同，此外，平台面在台阶端的取向方向上的宽度和在面内与台阶端的取向方向垂直的方向上的宽度之比，即台阶的密度与平台面的宽度之比在10以上，这意味着相对于整个表面积的特定极性面所占有的面积之比变大。在台阶端的取向方向上的宽度和在基板面内与台阶端的取向方向垂直的方向上的宽度之比，优选在10以上，更优选在30以上。
在方式B和C中，所述平台面的宽度(在基板面内与台阶端的取向方向垂直的方向上的宽度)例如可以在0～100nm，优选在0～20nm的范围。
在方式D中，半导体基板表面中与栅极绝缘膜结合的结合面宏观上平行于非极性面，且包括取向于一个方向的台阶端，所述台阶端的振幅(基板表面的法线方向的振幅)在0.5～10nm的范围。结合面在宏观上平行于非极性面，这一点与方式A相同。结合面包括取向于一个方向的台阶端且台阶端的振幅在0.5～10nm的范围，这表示在宏观非极性面上存在微细的取向于一个方向的台阶端。台阶端的振幅优选在0.5～3nm的范围。
在半导体元件2中，除了半导体元件1中的半导体基板表面中与栅极绝缘膜结合的结合面为半导体基板表面中与电极结合的结合面之外，与上述方式A～D相同。
[半导体元件的制造方法]
本发明的半导体元件采用通过包括如下工序的半导体基板的制造方法来制造的基板，在制造半导体元件1的情况下，在被统一为特定的极性面的部分上设置栅极绝缘膜和栅极电极，在制造半导体元件2的情况下，在被统一为特定的极性面的部分上设置电极。制造半导体元件1的情况下的栅极绝缘膜和栅极电极的设置以及制造半导体元件2的情况下的电极的设置，能够采用已知的方法来进行。所述制造方法包括：
准备至少一个主表面为非极性面的碳化硅半导体基板的工序；
在所述半导体基板的非极性面中的至少一部分形成取向于一个方向的台阶的工序；以及
将所述台阶端面的极性统一为特定的极性面的工序。
以下，以载流子为电子的半导体元件为前提，以在单晶体立方晶系碳化硅基板上设有同型外延层的方式为例，说明本发明的半导体元件的制造方法。
在载流子浓度为1×1019/cm3左右的n型单晶体立方晶系碳化硅基板上，使载流子浓度为7×1015/cm3左右的立方晶系碳化硅薄膜同型外延成长。在期望肖特基势垒二极管、纵型MOS-FET或者MES-FET的情况下，通过添加氮或磷，使同型外延成长层的导电类型成为n型，在期望横行MOS-FET的情况下，通过添加铝或硼，使同型外延成长层的导电类型成为p型。同型外延成长的碳化硅的膜厚以与成长时间成正比的方式被调整，但是，考虑期望的器件的耐压，适当地在例如0.5～50μm的范围内选择膜厚。只要得到本发明效果，对于同型外延成长条件不做特别限定，但是，可以使用例如表1所示的成长条件。
表1立方晶系碳化硅同型外延成长条件
  成长温度(℃)   1300～1630
  SiH4流量(sccm)   10～50
  C3H8流量(sccm)   8～40
  NH3流量(sccm)   1～10
  H2流量(slm)   1～5
  压力(Torr)   0.001～20
接着，在立方晶系碳化硅薄膜表面设置大致平行于<-110>方向的起伏。对于设置起伏的方法不做特别限定，例如可以采用直径为0.5～30μm的金刚石颗粒(颗粒)，形成大致平行于<-110>方向的无数个研磨伤，也可以采用光刻技术和干式蚀刻技术，形成平行于<-110>方向的线和空间形状。无论是哪个方法，通过上述工序，在图3所示的相对的特定[111]面上具有倾斜，由大致平行于<-110>方向的起伏来覆盖立方晶系碳化硅薄膜表面。其中，假设该起伏的高低差不超过10nm。
接着，在通过RCA洗净方法，即利用氨-过氧化氢溶液洗净后，在稀氟酸溶液中大致浸泡5分钟，进而在超纯水中大致进行5分钟的冲洗处理(洗净)，从而完全去除氧化膜。此后，通过将该立方晶系碳化硅基板浸泡在350～600℃的熔融KOH或熔融NaOH溶液，将起伏斜面的台阶端面全部统一为单一极性。除了熔融KOH以外，例如在600℃以下的炉内的氢气中，将该立方晶系碳化硅基板进行1至数十分钟的热处理。此时，在炉内使用常压下氢浓度为50％(体积比)以上的惰性气体中含有氢气的气体。被氢处理的表面的原子间力显微镜(AFM)像如图6所示，出现平行于<-110>方向的阶梯状的形状。此外，平行于<-110>方向的台阶的高度(台阶端的振幅)成为相当于两层Si-C层的高度的0.5nm，台阶端面全部被统一为单一极性。统一为Si面或C面。
将台阶端面的极性统一为特定的极性面的工序可以是如上所述的氢还原处理工序。或者，将台阶端面的极性统一为特定的极性面的工序也可以是碱处理工序。基于碱处理的方法也表示在实施例中。
通过在该单一极性化的立方晶系碳化硅表面沉积镍、白金、金等，并加工成规定的电极形状，形成基于本发明的肖特基势垒二极管。或者，在MOS-FET制造中，在形成栅极绝缘膜后，对源极区域、漏极区域添加施主杂质(氮、磷等)，接着，在各自的区域配置镍、铝、多晶体硅等电极而形成该结构。在栅极绝缘膜的形成中，可以在氧化气氛中对碳化硅表面进行热氧化，也可以通过CVD法沉积绝缘膜。或者，还可以在硝酸(水溶液)中浸泡碳化硅基板并加热而使其沸腾，以便在碳化硅基板上形成均匀的SiO2膜。无论是哪种制造，根据期望的半导体元件的阈值电压、耐压，确定栅极绝缘膜的厚度，但是，可以通过各自的处理时间，调整栅极绝缘膜膜厚，使其达到10至数十nm。
如上所述，例如经过对立方晶系碳化硅(001)非极性面赋予极性而形成半导体元件，从而不仅能够得到与设计时相同的高耐压、低功耗的元件特性，还得到长期稳定性良好的半导体元件。与采用了六方晶系碳化硅的情况相同。
实施例
以下，基于实施例和参考例进一步说明本发明。
<实施例1>
根据本发明，制造了Ni/3C-SiC肖特基势垒二极管。首先，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，利用CVD法，使载流子浓度为3.0×1015/cm3的n型同型外延层成长。成长条件依照表2。成长膜厚通过成长时间来调整。
表2在单晶体立方晶系碳化硅基板上的同型外延成长条件
 成长温度(℃)   1600
 SiH4流量(sccm)   30
 C3H8流量(sccm)   17
 NH3流量(sccm)   1
 H2流量(slm)   2
 压力(Torr)   10
 成长膜厚度(μm)   15
接着，在同型外延成长的立方晶系碳化硅薄膜表面上，采用直径为1μm的金刚石颗粒，形成了大致平行于[-110]方向的无数个研磨伤。通过该工序，在立方晶系碳化硅薄膜表面上形成了将(111)面和(-1-11)面作为偏离方向(オフ方向)的起伏。在研磨后的阶段中，除了理想的面({100}面、{111}面)之外，出现了秩序混乱的面。起伏的高低差为2nm左右，起伏顶之间的平均距离为1μm。
接着，为了去除通过研磨伤制造工序在碳化硅表面产生的晶体缺陷层，在1100℃、干燥氧气氛中进行60分钟的热氧化之后，在5％HF中通过10分钟的蚀刻去除了该热氧化膜。通过该工序，在保持所述起伏形状的状态下，均匀地去除了碳化硅表面的15nm的区域。
接着，根据表3的条件，在洗净基板表面后，在稀氟酸溶液中大致浸泡5分钟，进而利用超纯水进行5分钟的冲洗处理(洗净)，从而完全去除了自然氧化膜。
表3基板表面的洗净条件
  1   H2SO4+H2O2→以1∶1调配5min  (80～90℃)
  2   DI(纯水)/US(超声波洗净)→1min
  3   NH4OH+H2O2+H2O→以1∶1∶5调配5min(80℃)
  4   DI/US→1min
  5   HF(0.5％)→5min(室温)
  6   DI/US→1min
  7   HCl+H2O2+H2O→1∶1∶65min  (80℃)
  8   DI/US→1min
  9   HF(0.5％)→1min(室温)
  10   DI/US→1min
  11   干燥
此后，在100％的常压氢气氛中，对该立方晶系碳化硅基板实施400℃、300分钟的热处理，形成具有平行于[-110]方向的台阶端面的阶梯形状。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层高度的0.5～0.6nm。由于台阶具有平行于[-110]方向的阶梯形状，因此台阶端面全部被统一为Si极性。在平行于[-110]方向的台阶中，是其台阶端面为取向于[111]方向的面，必然成为Si极性面。即，确认了存在于研磨后的表面的秩序混乱的面消失，形成有理想面的台阶的情况，以及极性被统一的情况。
接着，在该被统一为Si极性的同型外延立方晶系碳化硅膜表面，放置不锈钢制的具有直径200μm的圆形开口部的镂空掩模(ステンシルマスク)，通过电子束蒸镀法沉积100nm厚度的镍。最后，通过电子束蒸镀，在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而制造了Ni/3C-SiC肖特基二极管。
<实施例2>
根据本发明，制造了Ni/3C-SiC肖特基二极管。
采用与实施例1相同的基板，在相同的方法和条件下同型外延成长的立方晶系碳化硅薄膜表面，使用直径为1μm的金刚石颗粒，形成了大致平行于[110]方向的无数个研磨伤。通过该工序，由将(-111)面和(1-11)面作为偏离方向的起伏来覆盖立方晶系碳化硅薄膜表面。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏间的平均距离为1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
之后，在与实施例1相同的方法和条件下，在常压氢气氛中，对得到的立方晶系碳化硅基板实施常压氢热处理，形成了具有平行于[110]方向的台阶端面的阶梯形状。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层高度的0.5～0.6nm。由于台阶具有平行于[110]方向的阶梯形状，因此台阶端面全部被统一为C极性。在平行于[110]方向的台阶中，其台阶端面为取向于[1-11]方向的面，必然成为C极性面。即，确认了存在于研磨后的表面的秩序混乱的面消失，形成有理想面的台阶的情况，以及极性被统一的情况。
接着，在与实施例1相同的方法和条件下，在该被统一为C极性的同型外延立方晶系碳化硅膜表面沉积100nm厚度的镍，在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而制造了Ni/3C-SiC肖特基二极管。
<参考例1>
作为本发明的参考例，通过以下工序制造了Ni/3C-SiC肖特基二极管。采用与实施例1相同的基板，在相同的方法和条件下同型外延成长的立方晶系碳化硅薄膜表面上，使用直径为1μm的金刚石颗粒，形成了大致平行于[100]方向的无数个研磨伤。通过该工序，由将(110)面和(-1-10)面作为偏离方向的起伏来覆盖立方晶系碳化硅薄膜表面。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏顶之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施常压氢了热处理。但是，未出现如图6所示的等间隔的台阶，而出现了不定形且高度不均匀的台阶。由此可以判定，在表面上出现的台阶中同时包含Si极性和C极性两者。
接着，在与实施例1相同的方法和条件下，在该表面沉积100nm厚度的镍，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而制造了Ni/3C-SiC肖特基二极管。
<参考例2>
作为本发明的参考例，通过以下工序制造了Ni/3C-SiC肖特基二极管。采用与实施例1相同的基板，在相同的方法和条件下成长了n型同型外延层。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施常压氢了热处理。但是，发现未出现如图6所示的台阶，而是发现为平滑的表面。
接着，在与实施例1相同的方法和条件下，在该表面通过电子束蒸镀法来沉积100nm厚度的镍，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而制造了Ni/3C-SiC肖特基二极管。
<参考例3>
作为本发明的参考例，通过以下工序制造了Ni/3C-SiC肖特基二极管。采用与实施例1相同的基板，在相同的方法和条件下同型外延成长的立方晶系碳化硅薄膜表面上，与实施例1同样，形成了大致平行于[-110]方向的无数个研磨伤，在立方晶系碳化硅薄膜表面上，形成了将(111)面和(-1-11)面作为偏离方向的起伏。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏间的平均距离为1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
在该表面未出现如图6所示的等间隔的台阶，而是出现了不定形且高度不均匀的台阶。由此可以判定，在表面上出现的台阶中同时包括Si极性和C极性两者。
接着，在与实施例1相同的方法和条件，在该表面沉积100nm厚度的镍，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而制造了Ni/3C-SiC肖特基二极管。
<实施例3>
根据本发明，制造了Pt/3C-SiC肖特基二极管。采用与实施例1相同的基板，在相同的方法和条件下同型外延成长的立方晶系碳化硅薄膜表面上，与实施例1同样，形成了大致平行于[-110]方向的无数个研磨伤，在立方晶系碳化硅薄膜表面上，形成了将(111)面和(-1-11)面作为偏离方向的起伏。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏间的平均距离为1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施热处理，并由具有平行于[-110]方向的台阶端的阶梯形状来覆盖。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层高度的0.5～0.6nm。此外，与实施例1同样，台阶端面全部被统一为Si极性。即，确认了存在于研磨后的表面的秩序混乱的面消失，形成有理想面的台阶的情况，以及极性被统一的情况。
接着，在与实施例1相同的方法和条件下，在该被统一为Si极性的同型外延立方晶系碳化硅膜表面沉积100nm厚度的白金，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而制造了Pt/3C-SiC肖特基二极管。
<实施例4>
根据本发明，制造了Pt/3C-SiC肖特基二极管。采用与实施例1相同的基板，在相同的方法和条件下同型外延成长的立方晶系碳化硅薄膜表面上，与实施例2同样，形成了大致平行于[110]方向的无数个研磨伤，形成了将(-111)面和(1-11)面作为偏离方向的起伏。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施热处理，并由具有平行于[110]方向的台阶端的阶梯形状来覆盖。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层高度的0.5～0.6nm。此外，与实施例2同样，台阶端面全部被统一为C极性。即，确认了存在于研磨后的表面的秩序混乱的面消失，形成有理想面的台阶的情况，以及极性被统一的情况。
接着，在与实施例1相同的方法和条件下，在该被统一为C极性的同型外延立方晶系碳化硅膜表面沉积100nm厚度的白金，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而制造了Pt/3C-SiC肖特基二极管。
<参考例4>
作为参考例，通过以下的工序制造了Pt/3C-SiC肖特基二极管。采用与实施例1相同的基板，在相同的方法和条件下同型外延成长的立方晶系碳化硅薄膜表面上，与实施例2同样，形成了大致平行于[100]方向的无数个研磨伤，形成了将(110)面和(-1-10)面作为偏离方向的起伏。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施了热处理，但是未出现如图6所示的等间隔的台阶，而出现了不定形且高度不均匀的台阶。由此可以判定，在表面出现的台阶同时包括Si极性和C极性两者。
接着，在与实施例1相同的方法和条件下，在该表面沉积100nm厚度的白金，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而制造了Pt/3C-SiC肖特基二极管。
对于通过上述实施例1～4和参考例1～4制造的3C-SiC肖特基二极管，将同型外延立方晶系碳化硅膜表面的肖特基电极设为阳极，将单晶体立方晶系碳化硅基板的背面侧的镍电极设为阴极，测定了室温下的电流-电压特性。根据各自的正向特性的斜率来计算理想因子n，根据0V时的外插值来计算肖特基势垒高度。此外，根据反向特性，测定了耐压以及施加100V时的漏电流密度。表4归纳了各个特性。
表4Ni/3C-SiC肖特基势垒二极管的特性比较
Figure GPA00001138929000241
根据以上的结果，本发明通过使肖特基电极的界面的端面中的极性统一，排出了产生不期望的电场，降低了晶体缺陷密度，并发现根据碳化硅的电子亲合力和金属的功函数来确定的稳定的肖特基势垒，从而能够制造规定耐压的元件。进而，确定这样的情况，即通过降低由存在于肖特基结合部中的缺陷引起的热扩散以外的电流分量，例如电偶极子存在于再结合中心或者界面所产生的势垒高度的不均匀性等而引起的漏电流，得到良好的整流性。以上的发现在制造MES-FET时也符合，从而通过本发明实现高耐压和低漏电流是自然而然的。
<实施例5>
根据本发明，制造了MOS二极管。采用与实施例1相同的基板，在相同的方法和条件下同型外延成长的立方晶系碳化硅薄膜表面上，与实施例1同样，形成了大致平行于[-110]方向的无数个研磨伤，形成了将(111)面和(-1-11)面作为偏离方向的起伏。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施热处理，并由具有平行于[-110]方向的台阶端的阶梯形状来覆盖。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层高度的0.5～0.6nm。台阶端面全部被统一为Si极性。
此后，通过在1000℃、干燥氧气氛中实施的600分钟的热氧化，在立方晶系碳化硅表面形成了膜厚为45～55nm的热氧化膜。
接着，在与实施例1相同的方法和条件下，在形成有热氧化膜的同型外延立方晶系碳化硅膜表面沉积了100nm厚度的镍，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而在20nm□形状的碳化硅基板上制造了MOS二极管阵列。
<参考例5>
作为针对实施例5的参考例，通过以下的工序制造了MOS二极管。
采用与实施例1相同的基板，在相同的方法和条件下成长了n型同型外延层。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施了热处理，但是，表面为平滑，并没有观测到表示特定的极性面的台阶。
此后，通过在1000℃、干燥氧气氛中600分钟的热氧化，在立方晶系碳化硅表面形成了膜厚为45～55nm的热氧化膜。
接着，在与实施例1相同的方法和条件下，在形成有热氧化膜的同型外延立方晶系碳化硅膜表面沉积了100nm厚度的镍，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而在20nm□形状的碳化硅基板上制造了MOS二极管阵列。
对于通过实施例5和参考例5制造的MOS二极管，从氧化膜容量测定求出氧化膜厚度，从电流-电压测定求出耐压。图7表示测定的MOS二极管的耐压测定结果。实施例、参考例的氧化膜厚度分别是53nm、47nm，对于构成阵列的全部的二极管测定电流-电压，由此求出氧化膜绝缘破坏电场强度及其标准偏差。表5表示其结果。
表5MOS二极管的比较
 MOS界面的极性   氧化膜厚度(nm)   氧化膜绝缘破坏电场强度±标准偏差(MV/cm)
 实施例5  Si面   53   8.5±0.1
 参考例5  混合   47   7.4±0.4
从表5可知以下几点。与相同的热氧化条件无关，将表面极性统一为Si面的实施例5相对于参考例5，提高了氧化速度。
另一方面，关于绝缘膜破坏电场强度，相对于参考例5，将极性统一为Si面的实施例5显示了高电场强度和均匀性(小的标准偏差)。这表示，在氧化膜形成之前，通过统一立方晶系碳化硅表面的极性，能够在宽范围内形成均匀的氧化膜，而不受极性引起的氧化速度的差异的影响。该发现在MOSFET的栅极氧化膜中也符合，并且可知，通过将本发明应用于MOSFET的栅极氧化膜形成工艺，能够在宽范围内形成均匀的栅极氧化膜。
<实施例6>
根据本发明，制造了n-沟道(channel)的横行MOS-FET。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。成长膜厚度通过成长时间来调整。
表6在单晶体立方晶系碳化硅基板上的同型外延成长条件
  成长温度(℃)   1600
  SiH4流量(sccm)   30
  C3H8流量(sccm)   15
  Al(CH3)3流量(sccm)   10
  H2流量(slm)   2
  压力(Torr)   10
  成长膜厚度(μm)   20
接着，使用直径为1μm的金刚石颗粒，形成了同型外延成长的立方晶系碳化硅薄膜表面的大致平行于[-110]方向的无数个研磨伤。通过该工序，由将(111)面和(-1-11)面作为偏离方向的起伏来覆盖立方晶系碳化硅薄膜表面。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施热处理，并由具有平行于[-110]方向的台阶端的阶梯形状来覆盖。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层高度的0.5nm。台阶端面全部被统一为Si极性。
此后，利用光刻工序，在应成为源极、漏极的规定区域离子注入了N。在注入温度500℃下，分200keV、120keV、70keV三个阶段，以总用量7×1013/cm2实施离子注入，作为源极区域、漏极区域，在p区域中形成了深度为0.5μm、浓度为1×1018/cm3的n区域。接着，在1650℃、大气压Ar气氛中实施10分钟的热处理，激活了N离子注入区域。此时的激活率是80％。
接着，在室温下，在浓度为40重量％的硝酸(水溶液)中浸泡上述碳化硅基板的状态下进行加热而使其沸腾，并持续该沸腾状态，从而发现沸点120.7℃、硝酸浓度68％(重量比)的共沸状态，此后，在该共沸状态下持续5小时，在碳化硅基板上形成30nm的均匀的氧化膜，并将其作为栅极绝缘膜。
此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的二极管的漏极电流-漏极电压特性，得到了3.5mΩ·cm2导通电阻，最大的沟道迁移率达到了240cm2/V/sec，此外，栅极的阈值电压为+2.4V，被确认为该二极管是常关闭型晶体管。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T-2.15成正比的倾向，判定为是负的温度依赖性。
最后，用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，其结果，明确了平行于[-110]方向的直线的粗糙度Ra为0.5nm，可看见原子台阶，平行于[110]方向的直线的粗糙度Ra是0.1nm左右，看不到原子台阶。
<实施例7>
根据本发明，制造了n-沟道的横行MOS-FET。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。成长膜厚度通过成长时间来调整。
接着，使用直径为1μm的金刚石颗粒，形成了同型外延成长的立方晶系碳化硅薄膜表面的大致平行于[-110]方向的无数个研磨伤。通过该工序，由将(111)面和(-1-11)面作为偏离方向的起伏来覆盖立方晶系碳化硅薄膜表面。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施热处理，并由具有平行于[-110]方向的台阶端的阶梯形状来覆盖。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层高度的0.5nm。台阶端面全部被统一为Si极性。
此后，利用光刻工序，在应成为源极、漏极的规定区域离子注入了N。在注入温度500℃下，分200keV、120keV、70keV三个阶段，以总用量7×1013/cm2实施离子注入，作为源极区域、漏极区域，在p区域中形成了深度为0.5μm、浓度为1×1018/cm3的n区域。接着，在1650℃、大气压Ar气氛中实施10分钟的热处理，激活了N离子注入区域。此时的激活率是80％。
接着，在干燥氧气氛中形成了栅极绝缘膜。此时，对于碳化硅的热氧化依照表7的条件实施。热氧化采用石英反应管，以常压提供氧气3slm，在1100℃下处理了60min。通过SIMS的深度方向分析，确认了在处理后的碳化硅表面形成有60nm厚度的氧化膜。
表7热氧化条件
  气氛   氧气100％
  压力   常压
  温度   1100℃
  时间   60分钟
此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的二极管的漏极电流-漏极电压特性，其结果，得到了5.3mΩ·cm2导通电阻，最大的沟道迁移率达到了145cm2/V/sec，此外，栅极的阈值电压为+2.8V，被确认为该二极管是常关闭型晶体管。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T-1-1.82成正比的倾向，明确了是负的温度依赖性。
最后，用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，其结果，在[-110]方向上看得见原子台阶，平行于[-110]方向的直线的粗糙度Ra＝0.3～0.4nm，在[110]方向上看不到原子台阶，平行于[110]方向的直线的粗糙度Ra＝0.1nm左右。
<实施例8>
根据本发明，制造了n-沟道的横行MOS-FET。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依靠表6。成长膜厚度通过成长时间来调整。
接着，使用直径为1μm的金刚石颗粒，形成了同型外延成长的立方晶系碳化硅薄膜表面的大致平行于[110]方向的无数个研磨伤。通过该工序，由将(-111)面和(1-11)面作为偏离方向的起伏来覆盖立方晶系碳化硅薄膜表面。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施热处理，并由具有平行于[110]方向的台阶端的阶梯形状来覆盖。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层高度的0.5nm，因此台阶端面全部被统一为C极性。
此后，在与实施例7相同的条件下，实施了N的离子注入以及热处理。N离子注入区域的激活率是80％。
接着，在干燥氧气氛中实施60分钟、1150℃的热氧化，并在碳化硅基板上形成45nm的均匀的氧化膜，将其作为栅极绝缘膜。
此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的二极管的漏极电流-漏极电压特性，其结果，得到了4.1mΩ·cm2导通电阻，最大的沟道迁移率达到了187cm2/V/sec，此外，栅极的阈值电压为+2.3V，被确认为该二极管是常关闭型晶体管。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T-2.04成正比的倾向，明确了是负的温度依赖性。
最后，用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，其结果，明确了平行于[110]方向的直线的粗糙度Ra＝0.3～0.4nm，可看见原子阶段，平行于[-110]方向的直线的粗糙度Ra＝0.1nm左右，看不到原子阶段。
<实施例9>
根据本发明，制造了n-沟道的横行MOS-FET。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。成长膜厚度通过成长时间来调整。
接着，使用直径为1μm的金刚石颗粒，形成了同型外延成长的立方晶系碳化硅薄膜表面的大致平行于[-110]方向的无数个研磨伤。通过该工序，由将(111)面和(-1-11)面作为偏离方向的起伏来覆盖立方晶系碳化硅薄膜表面。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm，起伏之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施热处理，并由具有平行于[-110]方向的台阶端的阶梯形状来覆盖。如图6所示，阶梯形状为等间隔，该台阶高度是相当于两层Si-C层的高度的0.5nm，因此台阶端面全部被统一为Si极性。
此后，在与实施例7相同的条件下，实施了N的离子注入以及热处理。N离子注入区域的激活率是80％。
接着，利用常压气相成长装置，在温度650℃下使用反应气体SiH4、O2，形成了栅极绝缘膜(氧化膜)。气体流量比设为SiH4/O2＝1/10。通过25分钟的处理，形成了60nm厚度的氧化膜。
此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的二极管的漏极电流-漏极电压特性，其结果，得到了3.3mΩ·cm2导通电阻，最大的沟道迁移率达到了245cm2/V/sec，此外，栅极的阈值电压为+3.4V，被确认为该二极管是常关闭型晶体管。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T-2.0成正比的倾向，明确了是负的温度依赖性。
最后，用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，其结果，明确了平行于[110]方向的直线的粗糙度Ra＝0.3～0.4nm，可看见原子阶段，平行于[-110]方向的直线的粗糙度Ra＝0.1nm左右，看不到原子阶段。
<参考例6>
根据本发明，制造了n-沟道的横行MOS-FET。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。成长膜厚度通过成长时间来调整。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施了热处理，但是，表面依旧平滑，并未发现暗示极性面的存在的取向于一个方向的台阶。
此后，在与实施例7相同的条件下，实施了N的离子注入以及热处理。N离子注入区域的激活率是80％。
接着，在室温下，在浓度为40重量％的硝酸(水溶液)中浸泡上述碳化硅基板的状态下进行加热而使其沸腾，并持续该沸腾状态，从而发现沸点120.7℃、硝酸浓度68％(重量比)的共沸状态，此后，在该共沸状态下持续5小时，从而在碳化硅基板上形成30nm的均匀的氧化膜，并将其作为栅极绝缘膜。
此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的二极管的漏极电流-漏极电压特性，其结果，得到了21.4mΩ·cm2导通电阻，最大的沟道迁移率达到了36.3cm2/V/sec，此外，栅极的阈值电压为+1.1V，被确认为该二极管是常关闭型晶体管。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T-0.41成正比的倾向，明确了是负的温度依赖性。
最后，用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，其结果，平行于[110]、[-110]方向的直线的粗糙度Ra均为3nm，明确了原子台阶未被确认。
<参考例7>
根据本发明，制造了n-沟道的横行MOS-FET。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。成长膜厚度通过成长时间来调整。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在与实施例1相同的方法和条件下，在常压氢气氛中，对该立方晶系碳化硅基板实施了热处理，但是，表面依旧平滑，并未发现暗示极性面的存在的取向于一个方向的台阶。
此后，在与实施例7相同的条件下，实施了N的离子注入以及热处理。N离子注入区域的激活率是80％。
接着，在干燥氧气氛中形成了具有60nm的厚度的栅极绝缘膜。此时，对碳化硅的热氧化在表7的条件下实施。
此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的二极管的漏极电流-漏极电压特性，其结果，导通电阻表示32.9mΩ·cm2，最大的沟道迁移率停留在25.5cm2/V/sec，此外，栅极的阈值电压为+1.2V，被确认为该二极管是常关闭型晶体管。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T-1.28成正比的倾向，明确了是负的温度依赖性。
最后，用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，其结果，平行于[110]、[-110]方向的直线的粗糙度Ra均为2～3nm，明确了原子台阶未被确认。
<参考例8>
根据本发明，制造了n-沟道的横行MOS-FET。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。成长膜厚度通过成长时间来调整。
接着，使用直径为1μm的金刚石颗粒，在同型外延成长的立方晶系碳化硅薄膜表面上，形成了大致平行于[-110]方向的无数个研磨伤。通过该工序，由将(111)面和(-1-11)面作为偏离方向的起伏来覆盖立方晶系碳化硅薄膜表面。在研磨后的阶段中，除了理想的面之外，出现了秩序混乱的面。起伏的高低差为2nm左右，起伏之间的平均距离是1μm。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
在该表面中，观测到无规则的台阶，未发现取向了特定的极性面的台阶。
此后，在与实施例7相同的条件下，实施了N的离子注入以及热处理。N离子注入区域的激活率是80％。
接着，在干燥氧气氛中形成了具有60nm的厚度的栅极绝缘膜。此时，对碳化硅的热氧化在表7的条件下实施。
此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的二极管的漏极电流-漏极电压特性，其结果，得到了74.7mΩ·cm2导通电阻，最大的沟道迁移率停留在11.2cm2/V/sec，此外，栅极的阈值电压为+1.2V，被确认为该二极管是常关闭型晶体管。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T-1.57成正比的倾向，明确了是负的温度依赖性。
最后，用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，平行于[110]、[-110]方向的直线的粗糙度Ra均为2～3nm，明确了原子台阶未被确认。
<参考例9>
根据本发明，制造了n-沟道的横行MOS-FET。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。成长膜厚度通过成长时间来调整。
接着，在与实施例1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在100％的常压氢气氛中，对该立方晶系碳化硅基板实施10分钟的热处理，但是，表面依旧平滑，并未发现暗示极性面的存在的取向于一个方向的台阶。
此后，利用光刻工序，在应成为源极、漏极的规定区域离子注入了N。在注入温度500℃下，分200keV、120keV、70keV三个阶段，以总用量7×1013/cm2实施离子注入，作为源极区域、漏极区域，在p区域中形成了深度为0.5μm、浓度为1×1018/cm3的n区域。接着，在1650℃、大气压Ar气氛中实施10分钟的热处理，激活了N离子注入区域。此时的激活率是80％。
接着，在干燥氧气氛中形成了60nm厚度的栅极绝缘膜。此时，对碳化硅的热氧化在表7的条件下实施。在形成栅极绝缘膜后，在N2O气氛中实施了1150℃的热处理。通过该热处理，在栅极氧化膜中扩散N原子，在栅极绝缘膜-3C-SiC界面局部存在N。通过SIMS，求出在界面局部存在的N浓度是2×1014/cm3。
接着，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的二极管的漏极电流-漏极电压特性，其结果，导通电阻表示3.0mΩ·cm2，最大的沟道迁移率停留在234cm2/V/sec，此外，栅极的阈值电压为-2.1V，表示了常导通型晶体管的特性。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T+1.33成正比的倾向，明确了是正的温度依赖性。
最后，用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，其结果，平行于[110]、[-110]方向的直线的粗糙度Ra均为2～3nm，明确了原子台阶未被确认。
以下，下表总结了根据实施例6～9、参考例6～9得到的结果。
Figure GPA00001138929000361
通过表8，可确认以下几点。比较实施例6～9和参考例6～8，可以知道，在形成栅极绝缘膜之前，通过使3C-SiC表面的原子水平的台阶单一极性化，提高MOS界面的平滑性，实现高沟道迁移率(低导通电阻)。进而，发现该台阶的电一极性化的效果，而与栅极绝缘膜形成方法的差异无关。
另一方面，在参考例9中，如日本特开2000-156478号公报所述，通过对栅极绝缘膜实施氮化处理，实现沟道迁移率的提高(导通电阻的降低)，但栅极阈值电压向负方向变动，并且沟道迁移率也相对于温度表示正的依赖性。栅极阈值电压为负，是指只要对栅极电极不施加正的施加电压，MOS-FET处于导通状态，作为功率半导体器件达到不期望的动作。此外，根据随着温度的上升，流过MOS-FET的电流增加，导致温度进一步上升，知道通过参考例9制造的MOS-FET达到热的失控(熱的な暴走)。相对于此，在基于本发明的实施例7，8中，通过使3C-SiC表面的原子水平的台阶单一极性化，在无需实施MOS界面的氮化的情况下，不但得到与参考例9同等的沟道迁移率，而且沟道迁移率表示负的温度依赖性，栅极阈值电压成为正电压。
根据以上所述可知，本发明提供比以往更高性能且高稳定的MOS-FET的制造方法。
<实施例10>
根据本发明，制造了MOS二极管。首先，对于载流子浓度为5.0×1016/cm3的n型单晶体立方晶系碳化硅基板(011)基板，实施了相对于[110]方向微倾斜4度的研磨。在进行微倾斜研磨中，在具有4度角度的楔子状的研磨底座上粘贴了基板，使得[110]方向沿斜面取向。
接着，在以下条件下形成了微倾斜研磨面。
表9SiC表面的微倾斜研磨条件
  研磨剂   加压(kg/cm2)   加工时间(分)
 第1研磨   10μm金刚石研磨剂   2.2   40
 第2研磨   3μm金刚石研磨剂   2.2   15
 第3研磨   0.5μm金刚石研磨剂   1.7   20
 第4研磨   胶态氧化硅   2.5   60
接着，为了去除通过研磨伤制造工序在碳化硅表面产生的晶体缺陷层，在1100℃干燥氧气氛中实施60分钟的热氧化后，在5％HF中通过10分钟的蚀刻去除了该热氧化膜。通过该工序，依旧保持所述起伏形状，且均匀地去除了碳化硅表面的15nm的区域。
接着，在根据表3的条件洗净了基板表面后，在稀氟酸溶液中大致浸泡5分钟，进而使用超纯水进行5分钟的冲洗处理(洗净)，从而完全去除了自然氧化膜。
接着，利用CVD法，在洗净的微倾斜面上，成长了载流子浓度为3.0×1015/cm3的n型同型外延层。成长条件依照表2。成长膜厚度通过成长时间来调整。
在微倾斜面上成长的同型外延成长层表面上，出现了取向于[110]方向的等间隔的阶梯形状，该台阶高度是相当于两层的Si-C层高度的0.5～0.6nm，因此台阶端面全部被统一为Si极性。
此后，通过在1000℃、干燥氧气氛中的600分钟的热氧化，在立方晶系碳化硅表面上，形成了膜厚度为45～55nm的热氧化膜。
<实施例11>
根据本发明，制造了MOS二极管。首先，对于载流子浓度为5.0×1016/cm3的n型单晶体立方晶系碳化硅基板(4H-SiC)(01-10)基板，实施了相对于[0001]方向微倾斜4度的研磨。在进行微倾斜研磨中，在具有4度角度的楔子状研磨底座粘贴基板，使得[110]方向沿斜面取向。
接着，在表9的条件下形成微倾斜研磨面。
接着，为了去除通过研磨伤制造工序在碳化硅表面产生的晶体缺陷层，在1100℃、干燥氧气氛中的60分钟热氧化后，在5％HF中通过10分钟的蚀刻去除了该热氧化膜。通过该工序，依旧保持所述起伏形状，且均匀地去除了碳化硅表面的15nm的区域。
接着，在根据表3的条件洗净了基板表面后，在稀氟酸溶液中大致浸泡5分钟，进而使用超纯水进行5分钟的冲洗处理(洗净)，从而完全去除自然氧化膜。
接着，利用CVD法，在洗净的微倾斜面上，成长了载流子浓度为3.0×1015/cm3的n型同型外延层。成长条件依照表10。成长膜厚度通过成长时间来调整。
表10对六方晶系碳化硅的同型外延成长条件
 成长温度(℃)   1750
 SiH4流量(sccm)   30
 C3H8流量(sccm)   21
 NH3流量(sccm)   0.5
 H2流量(slm)   4
 压力(Torr)   20
 成长膜厚度(μm)   15
在微倾斜面上成长的同型外延成长层表面上，出现了取向于[0001]方向的等间隔的阶梯形状，该台阶高度是相当于两层Si-C层高度的0.5～0.6nm，因此台阶端面全部被统一为Si极性。
此后，在1200℃、干燥氧气氛中的600分钟热氧化，在立方晶系碳化硅表面上，形成了膜厚度为45～55nm的热氧化膜。
<参考例10>
作为参考例，按照如下制造了MOS二极管。首先，利用CVD法，在载流子浓度为5.0×1016/cm3的n型单晶体立方晶系碳化硅基板(011)基板面上，成长了载流子浓度为3.0×1015/cm3的n型同型外延层。成长条件依照表10。成长膜厚度通过成长时间来调整。
成长的同型外延成长层表面为光滑，未出现取向于特定方向的台阶。
此后，通过在1000℃、干燥氧气氛中的600分钟热氧化，在立方晶系碳化硅表面上，形成了膜厚度为45～55nm的热氧化膜。
<参考例11>
作为参考例，按照如下制造了MOS二极管。首先，利用CVD法，在载流子浓度为5.0×1016/cm3的n型单晶体立方晶系碳化硅基板(4H-SiC)(01-10)基板面上，成长了载流子浓度为3.0×1015/cm3的n型的同型外延层。成长条件依照表10。成长膜厚度通过成长时间来调整。
在微倾斜面上成长的同型外延成长层表面为光滑，未出现取向于特定方向的台阶。
此后，通过在1200℃、干燥氧气氛中的600分钟热氧化，在立方晶系碳化硅表面上，形成了膜厚度为45～55nm的热氧化膜。
对于上述实施例10，11以及参考例10，11的四个样品，在与实施例1相同的方法和条件下，在形成有热氧化膜的同型外延立方晶系碳化硅膜表面上沉积100nm厚度的镍，进一步在n型单晶体立方晶系碳化硅基板的背面侧整个面上，蒸镀100nm厚度的镍，从而在20nm□形状的碳化硅基板上制造了MOS二极管阵列。
接着，对于上述MOS二极管阵列，从氧化膜容量测定求出氧化膜厚度，从电流-电压测定求出了耐压。根据这些氧化膜厚度及耐压，求出了氧化膜的绝缘破坏电场强度及其标准偏差。
最后，对于结束了MOS二极管的耐压测定的实施例10，11以及参考例10，11，使用氟化氢50％溶液去除氧化膜，并测定了露出的碳化硅表面的中心线平均粗糙度。表11归纳了各样品的氧化膜绝缘破坏电场强度以及氧化膜去除面上的中心线粗糙度的测定结果。在氧化膜形成之前通过本发明统一了表面的原子水平的台阶极性的样品中，已形成的氧化膜表现出高绝缘破坏电场强度、晶片面内高均匀性。进一步，根据耐压测定后的氧化膜去除面的面粗糙度测定结果，确认了在实施有本发明的样品中得到了平滑的氧化膜-碳化硅界面的情况。这些结果与实施例5相同，通过在宏观的非极性面的表面上统一微观的台阶极性，表示降低了热氧化速度的极性依赖性的影响的情况。此外，将这些结果和通过实施例5～9得到的意见结合可知，本发明提供不仅对于3C-SiC，还对于六方晶系SiC的非极性面得到良好的元件特性的方法。
表11本发明对于六方晶系碳化硅(011)以及六方晶系
碳化硅(01-10)面的效果比较
实施例10   碳化硅种类立方晶系   面方向(011)   氧化膜的绝缘破坏电场强度及标准偏差(MV/cm)8.0±0.1   氧化膜去除面的中心线平均粗糙度(nm)与台阶平行0.2   氧化膜去除面的中心线粗糙度(nm)与台阶垂直0.8
  参考例10   立方晶系   (011)   7.4±0.5   2.2   2
  实施例11   立方晶系(4H)   (01-10)   8.2±0.2   0.1   0.6
  参考例11   立方晶系(4H)   (01-10)   7.3±0.4   2   2.4
以上，表示了有关在立方晶系碳化硅(001)面、(011)面以及六方晶系碳化硅(01-10)面上的肖特基二极管、MOS二极管以及MOS-FET形成的实施例。但是，本发明的效果并不限定于在上述实施例中得到的半导体元件，对于具有金属-碳化硅结构或者金属-绝缘膜-碳化硅结构的任意的半导体元件，本发明均发挥其效果。此外，也并不限定表面极性的统一方法、绝缘膜的形成方法，只要表面的极性为非极性，在任何面方向上都发现同样的效果。
<实施例12>
利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。成长膜厚度通过成长时间来调整。
接着，使用直径为0.1μm的金刚石颗粒，形成了同型外延成长的立方晶系碳化硅薄膜表面的大致平行于[-110]方向的无数个研磨伤。通过该工序，由将(111)面和(-1-11)面为偏离方向的起伏来覆盖了立方晶系碳化硅薄膜表面。起伏的高低差为6nm，起伏之间的平均距离为5nm，成为非常细的起伏。
接着，在与实施利1相同的方法和条件下，通过依次进行热氧化、蚀刻、稀氟酸溶液浸泡、冲洗处理(洗净)，完全去除了自然氧化膜。
此后，在500℃的温度下，使立方晶系碳化硅基板在熔融KOH中暴露20分钟，从而对碳化硅表面进行各向异性刻蚀处理。其结果，立方晶系碳化硅基板表面被起伏覆盖，所述起伏是相对于(001)面，倾斜角54.7℃及125.3℃的斜面，即(111)面、(-1-11)面的Si面连续重复的锯齿状的起伏。起伏高度是3nm左右。
此后，在与实施例7相同的条件下，实施了N的离子注入以及热处理。N离子注入区域的激活率是80％。
接着，在干燥氧气氛中形成了栅极绝缘膜。此时，对碳化硅的热氧化在表7的条件下实施。热氧化利用石英反应管，以常压提供氧气3slm，在1100℃下处理了60min。通过SIMS的深度方向分析，确认了在处理后的碳化硅表面形成有60nm厚度的氧化膜。
此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的MOSFET的漏极电流-漏极电压特性，其结果，得到了5.3mΩ·cm2导通电阻，最大的沟道迁移率达到了250cm2/V/sec，此外，栅极的阈值电压为+2.8V，被确认为该MOSFET是常关闭型晶体管。接着，将周围温度从300K变换为500K，测定了沟道迁移率的温度依赖性，其结果，沟道迁移率表现为相对于温度T与T-1.82成正比的倾向，明确了是负的温度依赖性。
最后，使用氟化氢50％溶液去除电极和栅极绝缘膜，测定了栅极正下方的碳化硅表面的中心线平均粗糙度，其结果，明确了平行于截断锯齿状的[110]方向的直线的粗糙度Ra＝3～4nm，起伏斜面内的平行于[-110]方向的直线的粗糙度是0.1nm，此外，平行于[-110]方向的直线的粗糙度Ra＝0.1nm左右，看不到原子台阶。
<实施例13>
检查了SiC表面氢处理的温度依赖性。首先，利用CVD法，在载流子浓度为3.0×1018/cm3的n型单晶体立方晶系碳化硅基板(001)面上，成长了p型的同型外延层。成长条件依照表6。此外，使用直径为1μm的金刚石颗粒，形成了同型外延成长的立方晶系碳化硅基板表面的大致平行于[-110]方向的无数个研磨伤。接着，为了去除通过所述研磨伤制造工序在碳化硅表面产生的晶体缺陷层，在1100℃、干燥氧气氛中实施了60分钟的热氧化之后，在5％HF中通过10分钟的蚀刻，去除了该热氧化膜。通过该工序，依旧保持所述起伏形状，并均匀地去除了碳化硅表面的15nm的区域。
接着，在RCA洗净后，在稀氟酸溶液中浸泡5分钟，进而使用超纯水进行5分钟的冲洗处理(洗净)，从而完全去除了自然氧化膜。
在200℃到800℃的温度下，对于该单晶体碳化硅基板实施了氢处理。
在200℃下，碳化硅表面几乎不被蚀刻，通过AFM观察了碳化硅表面，但是未能确认原子台阶。在300℃到600℃的温度区域，在氢处理后的碳化硅表面上，观测到了Si极性面台阶高度为0.5nm左右的类似台阶(ステツプライク)的表面。在700℃以上的温度下，确认了表示双极性面的方向的台阶。此外，台阶高度也增大为2nm以上。
在与实施例7相同的条件下，对于此后的全部样品实施了N的离子注入以及热处理。N离子注入区域的激活率是80％。
接着，在进行硝酸氧化，即在室温下，在浓度为60重量％的硝酸水溶液中浸泡上述碳化硅基板的状态下进行加热而使其沸腾，并持续该沸腾状态，从而发现沸点120.7℃、硝酸浓度68％(重量比)的共沸状态，此后，在该共沸状态下持续数小时而形成了30nm厚度的栅极氧化膜(绝缘膜)。此外，通过光刻工序和蚀刻工序，在栅极绝缘膜上设置开口部作为源极区域、漏极区域，形成了源极电极、漏极电极以及栅极电极。作为栅极电极，采用厚度为100nm的TiN电极，设栅极长度为2μm，栅极宽度为10μm。源极电极、漏极电极采用了100nm厚度的Al。
以栅极电压作为参数测定了如上所述形成的MOSFET的漏极电流-漏极电压特性，并在表X中归纳了导通电阻和沟道迁移率。最后，使用氟化氢50％溶液去除了电极和栅极绝缘膜，在表12中一并表示了对栅极正下方的碳化硅表面的中心线平均粗糙度进行测定的结果。
表12氢处理温度依赖
  氢处理温度(℃)   界面台阶的极性   导通电阻(mΩ·cm2)   沟道迁移率(cm2/V/sec)   界面粗糙度Ra(nm)
  200   无   50.5   35   0.2
  300   Si   5.3   185   0.2
  400   Si   3.3   245   0.1
  500   Si   4.0   225   0.1
  600   Si   5.2   240   0.2
  700   混合   21   170   0.8
  800   混合   32   145   1.2
在采用制造MOSFET前的碳化硅表面被单一极性面化的碳化硅基板，即氢处理温度为300～600℃范围的碳化硅基板制造的MOSFET样品中，表现了导通电阻3～5.3mΩ·cm2、沟道迁移率185～245cm2/V/sec的良好值。MOS界面的粗糙度得到Ra＝0.2nm以下的值。
采用在基板表面得到了Si面和C面的双极性面的样品，即氢处理温度为700℃、800℃的碳化硅基板制造的MOSFET的特性为，导通电阻大到20mΩ·cm2以上，此外沟道迁移率为145～170cm2/V/sec。MOS界面的粗糙度是Ra＝0.8～1.2nm，表现了比其他样品大的值。
采用氢处理时碳化硅表面未被蚀刻的样品，即氢处理温度为200℃的碳化硅基板制造的MOSFET的特性，表示了导通电阻高，且沟道迁移率为50cm2/V/sec的小值。
由此可知，采用在300～600℃下通过氢处理进行了表面处理的单晶体立方晶系碳化硅基板制造的MOS-FET具有平滑的MOS界面，其结果，表现沟道部的良好的电流输送特性，且在高温动作中具有库伦散射、界面能级的影响少的热稳定性。
本申请主张2007年11月12日申请的日本专利申请2007-293258号的优先权，其全部记载特别作为公开技术而引用。

Claims (16)

1.一种半导体元件，具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，该半导体元件的特征在于，
所述半导体基板表面中与所述栅极绝缘膜结合的结合面宏观上平行于非极性面，且微观上由非极性面和极性面构成，在所述极性面中Si面和C面中的任意一个面占优势。
2.一种半导体元件，具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，该半导体元件的特征在于，
所述半导体基板表面中与所述栅极绝缘膜结合的结合面具有平台面和取向于一个方向的台阶端，
所述平台面是非极性面，
所述台阶端由Si面和C面中的任意一个极性面构成。
3.一种半导体元件，具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，该半导体元件的特征在于，
所述半导体基板表面中与所述栅极绝缘膜结合的结合面具有平台面和取向于一个方向的台阶端，
所述平台面是非极性面，
所述平台面在台阶端的取向方向上的宽度和在基板面内与台阶端的取向方向垂直的方向上的宽度之比在10以上。
4.一种半导体元件，具有由碳化硅构成的半导体基板、形成在所述半导体基板上的栅极绝缘膜以及形成在所述栅极绝缘膜上的栅极电极，该半导体元件的特征在于，
所述半导体基板表面中与所述栅极绝缘膜结合的结合面宏观上平行于非极性面，且包括取向于一个方向的台阶端，
所述台阶端的振幅在0.5～10nm的范围内。
5.一种半导体元件，具有由碳化硅构成的半导体基板和形成在所述半导体基板上的电极，该半导体元件的特征在于，
所述半导体基板表面中与所述电极结合的结合面宏观上平行于非极性面，且微观上由非极性面和极性面构成，在所述极性面中Si面和C面中的任意一个面占优势。
6.一种半导体元件，具有由碳化硅构成的半导体基板和形成在所述半导体基板上的电极，该半导体元件的特征在于，
所述半导体基板表面中与所述电极结合的结合面具有平台面和取向于一个方向的台阶端，
所述平台面是非极性面，
所述台阶端面由非极性面及Si面和C面中的任意一个极性面构成。
7.一种半导体元件，具有由碳化硅构成的半导体基板和形成在所述半导体基板上的电极，该半导体元件的特征在于，
所述半导体基板表面中与所述电极结合的结合面具有平台面和取向于一个方向的台阶，
所述平台面是非极性面，
所述平台面在台阶方向上的宽度和在面内与台阶方向垂直的方向上的宽度之比在10以上。
8.一种半导体元件，具有由碳化硅构成的半导体基板和形成在所述半导体基板上的电极，该半导体元件的特征在于，
所述半导体基板表面中与所述电极结合的结合面宏观上平行于非极性面，且包括取向于一个方向的凹凸，
所述凹凸的振幅在0.5～10nm的范围内。
9.如权利要求1，2，5，6中的任一项所述的半导体元件，其特征在于，
在将所述结合面中的全部极性面的面积设为1时，在所述结合面中所述一个极性面所占的面积的比例在0.75～1的范围内。
10.如权利要求2，3，6，7中的任一项所述的半导体元件，其特征在于，
所述平台面的宽度(在基板面内与台阶端的取向方向垂直的方向上的宽度)为0～100nm。
11.如权利要求1～10中的任一项所述的半导体元件，其特征在于，
所述半导体基板包括形成在单晶体半导体基板上的碳化硅同型外延膜。
12.如权利要求1～11中的任一项所述的半导体元件，其特征在于，
所述半导体基板是立方晶系碳化硅，所述非极性面是{001}面或{110}面。
13.如权利要求1～11中的任一项所述的半导体元件，其特征在于，
所述半导体基板是六方晶系碳化硅，所述非极性面是{11-20}面、{1-100}面、{03-38}面中的任意一个。
14.如权利要求1，2，5，6，9中的任一项所述的半导体元件，其特征在于，
所述特定的极性面是Si极性面。
15.一种权利要求1～14中的任一项所述的半导体元件的制造方法，其特征在于，包括如下工序：
准备至少一个主表面为非极性面的碳化硅半导体基板的工序；
在所述半导体基板的非极性面中的至少一部分形成取向于一个方向的台阶的工序；以及
将所述台阶端面的极性统一为特定的极性面的工序。
16.如权利要求15所述的制造方法，其特征在于，
在形成栅极绝缘膜或电极的工序之前，进行形成所述取向于一个方向的台阶的工序以及将台阶端面的极性统一为特定的极性面的工序。
CN2008801166609A 2007-11-12 2008-11-11 半导体元件以及半导体元件制造方法 Pending CN101919032A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP293258/07 2007-11-12
JP2007293258A JP5307381B2 (ja) 2007-11-12 2007-11-12 半導体素子ならびに半導体素子製造法
PCT/JP2008/070458 WO2009063844A1 (ja) 2007-11-12 2008-11-11 半導体素子ならびに半導体素子製造法

Publications (1)

Publication Number Publication Date
CN101919032A true CN101919032A (zh) 2010-12-15

Family

ID=40638693

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801166609A Pending CN101919032A (zh) 2007-11-12 2008-11-11 半导体元件以及半导体元件制造方法

Country Status (6)

Country Link
US (1) US20110006310A1 (zh)
EP (1) EP2221859A4 (zh)
JP (1) JP5307381B2 (zh)
KR (1) KR20100110295A (zh)
CN (1) CN101919032A (zh)
WO (1) WO2009063844A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102804349A (zh) * 2010-03-12 2012-11-28 住友电气工业株式会社 碳化硅半导体器件及其制造方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5332216B2 (ja) * 2008-02-04 2013-11-06 住友電気工業株式会社 半導体装置およびその製造方法
WO2011114890A1 (ja) 2010-03-16 2011-09-22 シャープ株式会社 半導体装置およびその製造方法
JP5741583B2 (ja) * 2010-08-03 2015-07-01 住友電気工業株式会社 半導体装置およびその製造方法
GB2484506A (en) * 2010-10-13 2012-04-18 Univ Warwick Heterogrowth
JP5343984B2 (ja) 2011-01-17 2013-11-13 株式会社デンソー 化合物半導体基板およびその製造方法
JP5584823B2 (ja) * 2011-03-29 2014-09-03 株式会社日立製作所 炭化珪素半導体装置
JP5879770B2 (ja) * 2011-06-27 2016-03-08 住友電気工業株式会社 半導体装置およびその製造方法
CN103857765B (zh) 2011-10-07 2015-11-25 旭硝子株式会社 碳化硅单晶基板及研磨液
US8900979B2 (en) 2011-11-23 2014-12-02 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
JP5759393B2 (ja) * 2012-01-12 2015-08-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9318558B2 (en) * 2012-07-09 2016-04-19 Hitachi, Ltd. MOS field effect transistor
JP6070155B2 (ja) * 2012-12-18 2017-02-01 住友電気工業株式会社 炭化珪素半導体装置
US11721547B2 (en) 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
DE112015003559B4 (de) 2014-08-01 2024-08-22 Sumitomo Electric Industries, Ltd. Epitaxialer Wafer
WO2016031439A1 (ja) * 2014-08-29 2016-03-03 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2016051935A1 (ja) * 2014-10-03 2016-04-07 日本碍子株式会社 半導体素子用のエピタキシャル基板およびその製造方法
FI126189B (fi) * 2015-09-21 2016-08-15 Innohome Oy Valvonta- ja ohjausmenetelmä huonon ilmanlaadun ja tulipalon ehkäisemiseksi sekä vaarallisen tilan hälyttämiseksi
JP6884532B2 (ja) 2016-09-02 2021-06-09 住友電気工業株式会社 ＳｉＣ構造体の製造方法
JP6865431B2 (ja) * 2017-02-16 2021-04-28 国立大学法人埼玉大学 エッチング方法
RU2753180C2 (ru) * 2017-02-16 2021-08-12 Син-Эцу Кемикал Ко., Лтд. Слоистая подложка из полупроводникового соединения, способ ее изготовления и полупроводниковый элемент
US10659175B2 (en) * 2018-07-16 2020-05-19 Litepoint Corporation System and method for over-the-air (OTA) testing to detect faulty elements in an active array antenna of an extremely high frequency (EHF) wireless communication device
GB2575804A (en) * 2018-07-23 2020-01-29 Sumitomo Chemical Co Top gate gas sensor
IT201900007217A1 (it) * 2019-05-24 2020-11-24 Consiglio Nazionale Ricerche Dispositivo elettronico basato su sic di tipo migliorato e metodo di fabbricazione dello stesso
US11430867B2 (en) * 2020-01-24 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Channel mobility improvement
CN113178487A (zh) 2020-01-24 2021-07-27 台湾积体电路制造股份有限公司 半导体器件
JP7763244B2 (ja) * 2020-09-08 2025-10-31 アプライド マテリアルズ インコーポレイテッド Ｃｍｐ処理のための基板ハンドリングシステム及び方法
US12506006B2 (en) 2021-08-26 2025-12-23 IceMos Technology Limited Semiconductor device and method of direct wafer bonding between semiconductor layer containing similar WBG materials
US20230061775A1 (en) * 2021-08-26 2023-03-02 IceMos Technology Limited Semiconductor Device and Method of Providing Rad Hard Power Transistor with 1200v Breakdown Voltage

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3461274B2 (ja) * 1996-10-16 2003-10-27 株式会社東芝 半導体装置
JP3600406B2 (ja) * 1997-06-19 2004-12-15 三菱電機株式会社 ＳｉＣ半導体装置とその製造方法
JP2000044396A (ja) 1998-07-29 2000-02-15 Toyota Central Res & Dev Lab Inc 炭化珪素単結晶の製造方法
JP2000294777A (ja) * 1999-04-08 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4185215B2 (ja) 1999-05-07 2008-11-26 弘之 松波 ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
JP3745668B2 (ja) 2001-10-12 2006-02-15 株式会社豊田中央研究所 ＳｉＣ単結晶の製造方法並びにＳｉＣ種結晶の製造方法
JP2003234301A (ja) * 2001-10-25 2003-08-22 Matsushita Electric Ind Co Ltd 半導体基板、半導体素子及びその製造方法
EP1306890A2 (en) * 2001-10-25 2003-05-02 Matsushita Electric Industrial Co., Ltd. Semiconductor substrate and device comprising SiC and method for fabricating the same
JP4360085B2 (ja) * 2002-12-25 2009-11-11 株式会社デンソー 炭化珪素半導体装置
JP2005166930A (ja) * 2003-12-02 2005-06-23 Matsushita Electric Ind Co Ltd ＳｉＣ−ＭＩＳＦＥＴ及びその製造方法
CN1906767B (zh) * 2004-02-27 2012-06-13 罗姆股份有限公司 半导体装置及其制造方法
JP4442366B2 (ja) 2004-08-27 2010-03-31 住友電気工業株式会社 エピタキシャルＳｉＣ膜とその製造方法およびＳｉＣ半導体デバイス
JP4549167B2 (ja) 2004-11-25 2010-09-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP4775102B2 (ja) * 2005-05-09 2011-09-21 住友電気工業株式会社 半導体装置の製造方法
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
WO2007034761A1 (en) * 2005-09-20 2007-03-29 Showa Denko K.K. Semiconductor device and method for fabrication thereof
JP4769541B2 (ja) * 2005-10-27 2011-09-07 トヨタ自動車株式会社 半導体材料の製造方法
JP5037003B2 (ja) * 2005-11-25 2012-09-26 一般財団法人電力中央研究所 ショットキーバリアダイオードおよびその使用方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102804349A (zh) * 2010-03-12 2012-11-28 住友电气工业株式会社 碳化硅半导体器件及其制造方法
US9012335B2 (en) 2010-03-12 2015-04-21 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
CN102804349B (zh) * 2010-03-12 2015-07-29 住友电气工业株式会社 碳化硅半导体器件及其制造方法

Also Published As

Publication number Publication date
JP2009123753A (ja) 2009-06-04
JP5307381B2 (ja) 2013-10-02
KR20100110295A (ko) 2010-10-12
EP2221859A4 (en) 2013-03-13
EP2221859A1 (en) 2010-08-25
US20110006310A1 (en) 2011-01-13
WO2009063844A1 (ja) 2009-05-22

Similar Documents

Publication Publication Date Title
CN101919032A (zh) 半导体元件以及半导体元件制造方法
EP1981076B1 (en) Method for manufacturing silicon carbide semiconductor device
US8203150B2 (en) Silicon carbide semiconductor substrate and method of manufacturing the same
US7772098B2 (en) Method for manufacturing semiconductor device
US8138504B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
CN100481497C (zh) 半导体装置以及其制造方法
JP4224253B2 (ja) 半導体装置及びその製造方法
JP3784393B2 (ja) 半導体装置及びその製造方法
JP2003234301A (ja) 半導体基板、半導体素子及びその製造方法
CA2761245A1 (en) Semiconductor device
JP2007115875A (ja) 炭化珪素半導体装置およびその製造方法
JP2014003191A (ja) 半導体装置
CN110299323A (zh) 在碳化硅中形成半导体器件
JP2020107890A (ja) 半導体の選択的な電気化学エッチング
CN103718299A (zh) 碳化硅半导体器件的制造方法
JP5999687B2 (ja) ＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子
JP2019140165A (ja) 炭化珪素半導体素子およびその製造方法
JP2013049609A (ja) ＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子
CN103959471B (zh) 用于制造碳化硅半导体器件的方法
JP2006269924A (ja) 炭化珪素半導体装置とその製造方法
JP5140998B2 (ja) ワイドバンドギャップ半導体装置およびその製造方法
US11183590B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN115552630A (zh) SiC层叠体、其制造方法和半导体器件
JPS62188373A (ja) 薄膜トランジスタ
WO2020109641A1 (es) Transistor de efecto campo (mosfet) y procedimiento de fabricación del mismo

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20101215