[go: up one dir, main page]

CN101903956B - 自我计时错误校正码评估系统及方法 - Google Patents

自我计时错误校正码评估系统及方法 Download PDF

Info

Publication number
CN101903956B
CN101903956B CN200880121034.9A CN200880121034A CN101903956B CN 101903956 B CN101903956 B CN 101903956B CN 200880121034 A CN200880121034 A CN 200880121034A CN 101903956 B CN101903956 B CN 101903956B
Authority
CN
China
Prior art keywords
error
correcting code
signal
signals
calculating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200880121034.9A
Other languages
English (en)
Other versions
CN101903956A (zh
Inventor
詹姆斯·布赖恩·约翰逊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101903956A publication Critical patent/CN101903956A/zh
Application granted granted Critical
Publication of CN101903956B publication Critical patent/CN101903956B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0052—Realisations of complexity reduction techniques, e.g. pipelining or use of look-up tables
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Probability & Statistics with Applications (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Detection And Correction Of Errors (AREA)
  • Logic Circuits (AREA)

Abstract

已提出将错误校正码(ECC)用于在高频存储器装置中检测在存储器控制器与存储器装置之间所传输的信号中的错误。对于高频存储器装置来说，ECC具有大于一个时钟循环的延迟特性。当延迟超过一个时钟循环但远少于两个时钟循环时，必须添加完整的第二时钟循环。通过计算并比较静态逻辑电路及动态逻辑电路中的ECC值，逻辑延迟显著减小。另外，可使用两组静态逻辑门计算并比较所述ECC值，其中第二静态逻辑门由相对于第一组逻辑门的时钟信号延迟的时钟信号进行时钟计时。

Description

自我计时错误校正码评估系统及方法
技术领域
本发明针对错误校正码在存储器系统内的使用，且更特定来说，本发明的一个或一个以上实施例涉及减少逻辑延迟，所述逻辑延迟与计算及比较在耦合于存储器系统中各组件之间的命令、地址及数据信号中的错误校正码相关联。
背景技术
在存储器装置(例如，动态随机存取存储器(DRAM))中，在数据信道频率增加时，维持信号完整性变得更加重要。因此，已提出将错误校正码(ECC)，例如循环冗余校验(CRC)，用于在高频率存储器装置中检测在存储器控制器与存储器装置之间所传输的信号中的错误。
在存储器装置中，ECC可连同命令、地址及数据信号一起在存储器控制器与所述存储器装置之间传输。信号可串行化成包并沿信道传送。在写入命令中，一旦存储器装置接收到包，即计算ECC值并将其与在所述包中传输的已知ECC值比较。如果所述值相同，那么确认命令、地址及写入数据信号并提供对存储器装置中的存储器阵列的存取。相反，如果所计算的ECC值不同于已知ECC值，那么抑制包中的命令信号且不向存储器阵列发送写入数据。
图1显示根据现有技术的逻辑路径100的框图，所述逻辑路径用于在高频存储器装置中计算及比较ECC值。用于计算ECC值的逻辑路径100包含两个由相应触发器104及108时钟计时的静态逻辑门102及106。更具体而言，包由锁存器122响应于输入捕获时钟来捕获。将用于写入命令的命令信号发送到命令解码器110。另外，将命令信号、地址信号及写入数据信号发送到一组第一静态逻辑门(SL1)102。举例来说，如果捕获到16个位，那么将4个命令位发送到命令解码器且将所有16个位发送到SL1102。SL1102通过产生所述项的部分和完成ECC计算的第一部分。所述项的部分和从SL1102输出，并锁存于第一触发器104中。所述部分和从第一触发器104输出井被提供到第二组的静态逻辑门(SL2)106。ECC计算的剩余部分在SL2106中完成。此外，在SL2106中将所计算的ECC与所传输的ECC比较。当所计算的ECC值与所传输的ECC值匹配时，SL2106产生ECC有效信号。来自SL2106的ECC有效信号在被提供到ECC有效逻辑门120之前锁存于第二触发器108中。
并行地，命令解码器110对包中的命令信号进行解码。经解码的命令信号分别由第一及第二触发器114及118时钟计时，以便可在将ECC有效信号提供到ECC有效逻辑门120的同时将经解码的命令信号提供到ECC有效逻辑门120。因此，经解码的命令信号是在与ECC有效信号从第二触发器108时钟输出的约相同时间处从第二触发器118时钟输出。当所计算的ECC值与所输出的ECC值相同时，ECC有效逻辑门120确认命令并提供对存储器阵列(未示出)的存取。相反，当所计算的ECC值不同于所传输的ECC值时，ECC有效逻辑门120抑制命令。
图2中显示显示用于图1的逻辑路径100的延迟的时序图。在图2中，在时间T0处，包上被施加到输入端子的信号变得有效。在时间T1处并响应于时钟信号的上升缘，信号被捕获并提供到SL1102(图1)。在时间T2处，所述项的部分和从SL1102输出，T2是大于在图2的顶部处所显示的时钟信号的半个周期的某一时间周期。在时间T3处并响应于时钟信号的上升缘，所述项的部分和时钟输入到第一触发器104中并被提供到SL2106。在时间T4处，ECC有效信号从SL2106输出并被提供到第二触发器108，同样，SL2106需要大于所述时钟信号的半个周期的时间周期来输出ECC有效信号。在时间T5处并响应于时钟信号的上升缘，ECC有效信号时钟输入到第二触发器108中，且经解码的命令信号从第二触发器118时钟输出。在时间T6处，经解码的命令信号及ECC有效信号提供到ECC有效逻辑门120。在时间T7处，ECC有效逻辑门120产生阵列命令信号。所述阵列命令信号提供对存储器阵列的存取。
从图2可看到，在将包施加到存储器装置之后需要两个时钟周期(即，T1-T5)来确认包中的命令信号。在T1之后时钟信号的下降缘之前来自SL1102的信号不能时钟输入到第一触发器104中，因为SL1102需要大于半个周期来完成其计算。出于相同原因，在T3之后时钟信号的下降缘之前来自SL2106的信号不能时钟输入到第二触发器108中。然而在浪费相当多时间之后SL1102及SL2106完成其计算，且分别在时间T3及T5处，将来自SL1102及SL2106的信号分别时钟输入到触发器104及108中。
对于高频率时钟速度来说，图1中所示的用于计算ECC计算的现有技术方法具有大于一个内部存储器装置时钟循环的延迟特性。当ECC延迟超过一个时钟周期时，必须在存取存储器阵列之前将第二时钟周期延迟添加至所述延迟以使ECC计算与命令信号对准来确认命令。因此，当ECC逻辑延迟大于一个时钟循环但远少于两个时钟循环时，添加完整的第二时钟周期延迟。
现有技术中一种用于使与计算及比较ECC值相关联的延迟最小化的解决方案已可减慢内部存储器时钟循环的频率。通过减慢时钟频率，ECC的计算及比较可在更少时间内完成。特定来说，SL1102可在将信号时钟输入到锁存器122中的上升缘之后下降缘之前完成其计算。类似地，SL2106可在将信号时钟输入到第一触发器104中的上升缘之后下降缘之前完成其计算。因此，计算及比较可在一个时钟循环内完成，而不必将其扩展为两个时钟循环。然而，此并不是令人满意的解决方案，因为其减小存储器装置的带宽。
因此，存在减少与计算及比较ECC相关联的逻辑延迟而不减小时钟频率的需要。
附图说明
图1是根据现有技术用于计算错误码的逻辑路径的框图。
图2是时序图，其表示根据现有技术计算错误码值的时间。
图3是根据本发明的一个实施例用于计算错误码的逻辑路径的框图。
图4是根据本发明的一个实施例的图3的逻辑路径的更详细框图。
图5是时序图，其表示根据本发明的一个实施例计算错误码值的时间。
图6是根据本发明的一个实施例用于计算错误码的逻辑路径的框图。
图7是时序图，其表示根据本发明的一个实施例计算错误码值的时间。
图8是存储器装置的框图，所述存储器装置使用根据本发明的一个实施例用于计算错误码的逻辑路径。
图9是使用图8的存储器装置的基于处理器的系统的实施例的框图。
具体实施方式
本发明的实施例针对(例如)提供一种减小与计算ECC相关联的逻辑延迟的方法。以下将陈述某些细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将明了无需此等特定细节也可实践本发明的各种实施例。
图3显示根据本发明的一个实施例用于计算错误码的逻辑路径130的框图。在写入命令中，逻辑路径130在图3中以与图1中相同的方式捕获包并将传入信号分布至命令解码器110及一组静态逻辑门132。因此，为简明起见，将不重复对所述过程的解释。所述组静态逻辑门132类似于图1中的第一组静态逻辑门102，因为所述组逻辑门132计算若干项的部分和。图3的逻辑路径130与图1的逻辑路径100不同之处在于其在一组动态逻辑门134中完成ECC计算且将所计算的ECC值与所传输的ECC值比较。如在图1的现有技术中，如果所计算的ECC有效，那么有效信号从动态逻辑门134发送到ECC有效逻辑门120。ECC有效逻辑门120在将命令提供到存储器阵列(未示出)之前确认所述命令。如先前所述，如果所计算的ECC值与所传输的ECC值不匹配，那么ECC有效逻辑120抑制经解码的命令，或如果所计算的ECC值与所传输的ECC值确实匹配，那么产生阵列命令且因此提供对存储器阵列的存取。
图4是图3中的逻辑路径130的详细框图。第一输入121从跨越信道传输的包接收命令、地址及数据位。所述命令、地址及数据位由锁存器122时钟计时并提供到所述组静态逻辑异或(XOR)门132，其计算所计算ECC的项的部分和。然后，将所述项的部分和提供到动态逻辑134。特定来说，首先将所述项的部分和提供到一组静态到动态电路(S2D)136a。另外，提供S2D 136b还用以将输出CLKD与来自S2D 136a的输出对准。S2D 136a将所述项的部分和转换为允许下游逻辑的功能完整性的单调上升输出信号。单调信号在每一评估循环期间沿一个方向行进(例如从低到高)。输出信号Q及Qb是互补的以便每一时钟循环其中的一者可转变为高。当Q信号为高时，启用第一组动态“异或”门138及第二组动态“异或”门140。当启用动态“异或”门138及140时，剩余ECC计算及比较的完成便不再顾及时钟循环。更特定来说，两组动态“异或”门138及140中的逻辑在相应门中接收到信号时而非相对于时钟循环完成。因此，计算ECC值的剩余部分及将所计算的ECC值与所传输的ECC值比较所花费的时间由动态逻辑延迟而非时钟周期确定。此动态逻辑延迟少于一时钟循环且因此与现有技术相关联的延迟相比更快地完成。
与以上操作并行地，输入123从包接收所传输的ECC值并由触发器142时钟计时。将所传输的ECC值提供到S2D电路146。将所传输的ECC值进一步提供到第二组动态“异或”门140。如上所述，将第一组动态“异或”门138中的所计算的ECC值提供到第二组动态“异或”门140。在第二组动态“异或”门140中，将所计算的ECC值与所传输的ECC值比较。如果所计算的ECC值与所传输的ECC值匹配，那么将ECC有效命令提供到ECC有效逻辑120。由于经解码的命令信号提供到ECC有效逻辑120，因此不存在与使经解码的命令信号与ECC有效信号对准相关联的延迟。而是，可在与ECC有效信号不同的时间将经解码的命令信号提供到ECC有效逻辑120。
图3及4中的逻辑路径计算及比较ECC值所花费的时间少于图1中所示的现有技术逻辑路径所花费的时间。图5中显示根据图4中的逻辑路径的时序图。在图5的时序图中，计时事件T0-T2表示图2的相同计时事件T0-T2，且因此为简明起见将不再重复。然而，在时间T3处，所述部分和的项被时钟输入到所述组动态逻辑门134中并被提供到多个S2D电路136a。如上所述，动态逻辑门134计算ECC值的剩余部分并将所计算的ECC值与所传输的ECC值比较。在时间T4处，将经解码的命令信号提供到ECC有效逻辑120。在时间T5处并响应于S2D 136b的上升缘clkD，从S2D 136a时钟输出单调信号。在时间T6处并当所计算的ECC值与所传输的ECC值匹配时，将ECC有效信号提供到ECC有效逻辑120。可在与将经解码命令信号提供到ECC有效逻辑120不同的时间将ECC有效信号提供到ECC有效逻辑120。最后，在时间T7处，ECC有效逻辑120产生阵列命令信号并将其提供到存储器阵列。产生所述阵列命令信号并将其提供到存储器阵列所花费的时间少于图2的现有技术时序图中所花费的时间。
虽然图3与4显示写入命令，但逻辑路径130也适用于由存储器控制器发出的读取命令。在读取命令中，逻辑路径130将在提供对存储器阵列的存取之前检验关于存储器装置的读取命令及读取地址。此外，逻辑路径130也适用于由存储器控制器从存储器装置接收的读取包。一旦存储器控制器接收到读取包，存储器控制器上的逻辑路径130即检验从存储器装置传输到存储器控制器的读取数据。
在本发明的另一实施例中，可使用替代逻辑路径。图6显示图1的逻辑路径，但进一步包含在内部存储器时钟的第一与第二时钟循环之间的延迟电路。更特定来说，逻辑路径160包含两个由相应触发器104及108时钟计时的静态逻辑门。第一触发器104由第一内部时钟(其类似于图1的内部时钟)时钟计时。第二触发器108由一经延迟的内部时钟时钟计时。用于延迟内部时钟的延迟电路124可以是任一类型的延迟电路。可施加到延迟电路124的最小延迟量可能大于第二组静态逻辑门106输出ECC有效信号所花费的时间。相反地，可施加到延迟电路124的最大延迟量可能少于将ECC有效信号时钟输入到有效逻辑中的时间标记。因此，延迟量将不长于一个时钟周期；然而，所述延迟可接近于一个时钟周期。
图7中显示根据一个实施例的图6的逻辑路径的时序图。图7显示两个时钟信号，时钟信号A及经延迟的时钟信号B，其中经延迟的时钟信号B滞后时钟信号A大约70％。虽然图7显示70％的延迟，但也可使用其它延迟量。时钟信号A表示类似于图2中的时钟信号的时钟信号。此外，时间标记T0-T4响应于时钟信号A并表示与图2中相同的计时事件。因此，为简明起见将不重复时间标记T0-T4。然而，时间标记T5响应于时钟信号B。特定来说，在时间T5处并响应于时钟信号B的上升缘，从第二触发器108时钟输出ECC有效信号。在时间T6处，将经解码的命令信号及ECC有效信号提供到ECC有效逻辑120。ECC有效逻辑120产生阵列命令信号，其提供对存储器阵列的存取。因此，使用延迟电路124计算及比较ECC值所花费的时间远少于不使用延迟电路所花费的时间。
图8显示根据本发明的一个实施例的存储器装置700。存储器装置700是动态随机存取(“DRAM”)，但本文中描述的原理适用于DRAM单元、快闪或某一其它接收存储器命令的存储器装置。存储器装置700包含命令解码器720，其产生若干组对应于相应命令的控制信号以在存储器装置700中执行操作，例如将数据写入到存储器装置或从所述存储器装置读取数据。存储器装置700进一步包含地址电路730，其选择阵列中的对应行及列。命令信号及地址信号两者通常由外部电路(例如存储器控制器(未示出))提供。存储器装置700进一步包含布置成行及列的存储器单元阵列710。所属领域的技术人员将了解阵列710可在逐行、逐页或逐库的基础上存取。命令解码器720将经解码的命令提供到阵列710，且地址电路730将行及列地址提供到阵列710。数据经由数据路径被提供到存储器装置700及从存储器装置700提供。所述数据路径是双向数据总线。在写入操作期间，写入数据从数据总线端子DQ传送到阵列710且在读取操作期间，读取数据从阵列传送到数据总线端子DQ。
图9是包含处理器电路602的基于处理器的系统600的实施例的框图，处理器电路602包含图6的存储器装置500或根据本发明某一其它实施例的存储器装置。传统上，处理器电路602经由地址、数据及控制总线耦合到存储器装置500以实现将数据写入到存储器装置500及从存储器装置500读取数据。处理器电路602包含用于执行各种处理功能(例如执行特定软件来执行特定计算或任务)的电路。另外，基于处理器的系统600包含一个或一个以上耦合到处理器电路602的输入装置604(例如键盘或鼠标)以允许操作者与基于处理器的系统600介接。通常，基于处理器的系统600还包含一个或一个以上耦合到处理器电路602的输出装置606，例如通常包含打印机及视频终端的输出装置。一个或一个以上数据存储装置608通常也耦合到处理器电路602以存储数据或从外部存储媒体(未示出)检索数据。典型存储装置608的实例包含：硬磁盘及软磁盘、卡式磁带、只读压缩光盘(“CD-ROM”)及读写压缩光盘(“CD-RW”)存储器及数字视频光盘(“DVD”)。
虽然已参照所揭示的实施例对本发明予以描述，但所属领域的技术人员将认识到，可在不背离本发明的精神及范围的情况下对形式及细节进行改变。此等修改恰好在所属领域的技术人员的技能范围内。相应地，本发明仅受所附权利要求书的限制。

Claims (27)

1.一种在存储器系统中评估信号的方法，其包括：
接收多个信号；
接收对应于所传输的错误校正码的信号；
从所接收的多个信号中的至少一些信号计算所产生的错误校正码的一部分；
从所述错误校正码的所述所计算的部分完成所述所产生的错误校正码的所述计算；
将所述所计算的错误校正码与所述所传输的错误校正码比较；及
如果所述所计算的错误校正码匹配所述所传输的错误校正码，那么在完成所述比较时与任一时钟信号异步地输出所接收的多个信号中的至少一些信号；
其中完成所述所产生的错误校正码的所述计算的动作包括在已完成所述错误校正码的部分的所述计算之后，响应于时钟信号的转变完成所述所产生的错误校正码的所述计算。
2.根据权利要求1所述的方法，其中计算所产生的错误校正码的一部分的动作包括在接收到所述多个信号时与任一时钟信号异步地计算所产生的错误校正码的一部分。
3.根据权利要求1所述的方法，其中所述错误校正码包括循环冗余校验码。
4.根据权利要求1所述的方法，其中完成所述所产生的错误校正码的所述计算的动作包括：
从所述错误校正码的所述所计算的部分产生单调信号；及
处理所述单调信号以完成所述所产生的错误校正码的所述计算。
5.根据权利要求1所述的方法，其中所述存储器系统包括存储器装置。
6.根据权利要求1所述的方法，其中所接收的多个信号包括命令、地址及写入数据信号，在完成所述比较时与任一时钟信号异步地输出所接收的多个信号中的至少一些信号的动作包括在完成所述比较时与任一时钟信号异步地输出所述命令信号。
7.根据权利要求6所述的方法，其进一步包括：
在执行所述部分计算及完成的计算时，对所述命令信号进行解码；及
在完成所述比较时与任一时钟信号异步地输出所述经解码的命令信号。
8.根据权利要求7所述的方法，其进一步包括当所述所计算的错误校正码值不匹配所述所传输的错误校正码值时抑制所述命令信号的所述输出。
9.一种在存储器系统中评估信号的方法，其包括：
接收多个信号；
接收所传输的ECC值；
将所捕获的信号提供到第一组逻辑门；
从所述信号中的至少一些信号产生项的部分和；
响应于第一时钟锁存所述项的所述部分和；
将项的所述部分和提供到第二组逻辑门；
从项的所述部分和产生ECC值；
将所述所产生的ECC值与所述所传输的ECC值比较，以在所述所产生的ECC值匹配所述所传输的ECC值时产生有效信号；及
如果所述所产生的ECC值匹配所述所传输的ECC值，那么响应于将所述所产生的ECC值与所述所传输的ECC值比较的完成异步地输出所述多个信号。
10.根据权利要求9所述的方法，其中所述所接收的多个信号包括命令、地址及数据信号中的至少一者。
11.根据权利要求9所述的方法，其中所述ECC包括循环冗余校验码。
12.一种用于在存储器装置内存取存储器阵列的逻辑电路，其包括：
第一输入端子，其可操作以接收多个位，所述多个位包含命令位及所传输的ECC值；
静态逻辑电路，其耦合到所述第一输入端子，所述静态逻辑电路可操作以从所述多个位中的至少一些位产生项的部分和；
动态逻辑电路，其耦合到所述静态逻辑电路且可操作以接收项的所述部分和并从项的所述部分和计算ECC值，所述动态逻辑电路进一步可操作以将所述所计算的ECC值与所述所传输的ECC值比较；及
ECC有效逻辑电路，其可操作以在所述所计算的ECC值匹配所述所传输的ECC值时，将所述命令位异步地提供到所述存储器阵列。
13.根据权利要求12所述的逻辑电路，其中所述动态逻辑电路包括一组静态到动态电路及至少一个动态“异或”门。
14.根据权利要求13所述的逻辑电路，其中所述静态到动态电路可操作以将项的所述部分和转换为单调上升信号。
15.根据权利要求14所述的逻辑电路，其中当所述单调上升信号为高时启用动态逻辑门。
16.根据权利要求12所述的逻辑电路，其中动态逻辑门自我计时。
17.根据权利要求12所述的逻辑电路，其中计算所述ECC值并将其与所述所传输的ECC值比较少于两个时钟循环。
18.一种在存储器装置中的逻辑电路，其包括：
输入端子，其可操作以接收含有多个位及所传输的错误校正码值的包；
第一组逻辑门，其耦合到所述输入端子并由第一内部时钟时钟计时，所述第一组逻辑门中的多个逻辑门可操作以从所述多个位中的至少一些位产生项的部分和；
第二组逻辑门，其耦合到所述第一组逻辑门并由第二内部时钟时钟计时，所述第二组逻辑门可操作以计算错误校正码值并将所述所计算的错误校正码与所述所传输的错误校正码比较；及
延迟电路，其提供于所述第一内部时钟信号与所述第二内部时钟信号之间。
19.根据权利要求18所述的逻辑电路，其中所述延迟电路将所述第二内部时钟信号延迟所述第一内部时钟信号的20％与80％之间。
20.根据权利要求19所述的逻辑电路，其中所述错误校正码是循环冗余校验码。
21.根据权利要求19所述的逻辑电路，其中所述位包括地址、命令及数据位中的至少一者。
22.一种存储器装置，其包括：
存储器单元阵列；
寻址电路，其可操作以接收地址并响应于接收所述地址而在所述阵列中选择存储器单元的行或列；
命令解码器，其可操作以产生对应于所接收的存储器命令的控制信号并控制所述存储器装置的操作；
数据路径，其可操作以从来自所述存储器装置的所述存储器单元阵列传送读取数据及将写入数据传送到所述存储器单元阵列；及
逻辑电路，其用以存取所述存储器单元阵列，所述逻辑电路包括：
第一输入端子，其可操作以接收所述地址、存储器命令及写入数据以及所传输的ECC值；
静态逻辑电路，其耦合到所述第一输入端子，所述静态逻辑电路可操作以从所述地址、存储器命令及写入数据产生项的部分和；及
动态逻辑电路，其耦合到所述静态逻辑电路且可操作以接收项的所述部分和并从项的所述部分和计算ECC值，所述动态逻辑电路进一步可操作以将所述所计算的ECC值与所述所传输的ECC值比较；及
选通电路，其耦合到所述动态逻辑电路及所述第一输入端子，所述选通电路可操作以响应于所述所计算的ECC值匹配所述所传输的ECC值而将所述所接收的存储器命令发送到所述命令解码器。
23.根据权利要求22所述的存储器装置，其中所述ECC包括循环冗余校验码。
24.根据权利要求22所述的存储器装置，其中所述动态逻辑电路包括可操作以将项的所述部分和转换为单调上升输出信号的静态到动态电路。
25.一种在存储器系统中评估信号的方法，其包括：
接收多个信号；
接收对应于所传输的错误校正码的信号；
从所接收的多个信号中的至少一些信号计算所产生的错误校正码的一部分；
从所述错误校正码的所述所计算的部分完成所述所产生的错误校正码的所述计算；
将所述所计算的错误校正码与所述所传输的错误校正码比较；及
如果所述所计算的错误校正码匹配所述所传输的错误校正码，那么在完成所述比较时与任一时钟信号异步地输出所接收的多个信号中的至少一些信号；
其中计算所产生的错误校正码的一部分的动作包括在接收到所述多个信号时与任一时钟信号异步地计算所产生的错误校正码的一部分。
26.一种在存储器系统中评估信号的方法，其包括：
接收多个信号；
接收对应于所传输的错误校正码的信号；
从所接收的多个信号中的至少一些信号计算所产生的错误校正码的一部分；
从所述错误校正码的所述所计算的部分完成所述所产生的错误校正码的所述计算；
将所述所计算的错误校正码与所述所传输的错误校正码比较；及
如果所述所计算的错误校正码匹配所述所传输的错误校正码，那么在完成所述比较时与任一时钟信号异步地输出所接收的多个信号中的至少一些信号；
其中完成所述所产生的错误校正码的所述计算的动作包括：
从所述错误校正码的所述所计算的部分产生单调信号；及
处理所述单调信号以完成所述所产生的错误校正码的所述计算。
27.一种在存储器系统中评估信号的方法，其包括：
接收多个信号；
接收对应于所传输的错误校正码的信号；
从所接收多个的信号中的至少一些信号计算所产生的错误校正码的一部分；
从所述错误校正码的所述所计算的部分完成所述所产生的错误校正码的所述计算；
将所述所计算的错误校正码与所述所传输的错误校正码比较；及
如果所述所计算的错误校正码匹配所述所传输的错误校正码，那么在完成所述比较时与任一时钟信号异步地输出所接收的多个信号中的至少一些信号；
其中所接收的多个信号包括命令、地址及写入数据信号，在完成所述比较时与任一时钟信号异步地输出所接收的多个信号中的至少一些信号的动作包括在完成所述比较时与任一时钟信号异步地输出所述命令信号。
CN200880121034.9A 2007-12-17 2008-11-25 自我计时错误校正码评估系统及方法 Active CN101903956B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/958,150 2007-12-17
US11/958,150 US8347165B2 (en) 2007-12-17 2007-12-17 Self-timed error correcting code evaluation system and method
PCT/US2008/084708 WO2009079175A2 (en) 2007-12-17 2008-11-25 Self-timed error correcting code evaluation system and method

Publications (2)

Publication Number Publication Date
CN101903956A CN101903956A (zh) 2010-12-01
CN101903956B true CN101903956B (zh) 2013-06-05

Family

ID=40754901

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880121034.9A Active CN101903956B (zh) 2007-12-17 2008-11-25 自我计时错误校正码评估系统及方法

Country Status (5)

Country Link
US (3) US8347165B2 (zh)
KR (1) KR101199190B1 (zh)
CN (1) CN101903956B (zh)
TW (1) TWI407445B (zh)
WO (1) WO2009079175A2 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8347165B2 (en) 2007-12-17 2013-01-01 Micron Technology, Inc. Self-timed error correcting code evaluation system and method
JP5350677B2 (ja) * 2008-05-19 2013-11-27 株式会社東芝 バス信号制御回路、及び、バス信号制御回路を備えた信号処理回路
US8806316B2 (en) 2012-01-11 2014-08-12 Micron Technology, Inc. Circuits, integrated circuits, and methods for interleaved parity computation
US9218239B2 (en) 2013-06-13 2015-12-22 Micron Technology, Inc. Apparatuses and methods for error correction
KR102083266B1 (ko) * 2013-11-29 2020-03-03 삼성전자주식회사 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템
US9460814B2 (en) * 2014-05-02 2016-10-04 Globalfoundries Inc. Memory tester design for soft error rate (SER) failure analysis
KR102649318B1 (ko) * 2016-12-29 2024-03-20 삼성전자주식회사 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법
KR20180106495A (ko) 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치
US10224072B2 (en) * 2017-05-26 2019-03-05 Micron Technology, Inc. Error detection code hold pattern synchronization
US10579517B2 (en) 2018-03-19 2020-03-03 Dell Products, Lp System and method for providing per channel frequency optimization in a double data rate memory system
CN118116426A (zh) 2018-05-29 2024-05-31 美光科技公司 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
US11121302B2 (en) 2018-10-11 2021-09-14 SeeQC, Inc. System and method for superconducting multi-chip module
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
US11056171B1 (en) * 2019-12-30 2021-07-06 Micron Technology, Inc. Apparatuses and methods for wide clock frequency range command paths

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4450561A (en) * 1981-06-05 1984-05-22 International Business Machines Corporation Method and device for generating check bits protecting a data word
US4994993A (en) * 1988-10-26 1991-02-19 Advanced Micro Devices, Inc. System for detecting and correcting errors generated by arithmetic logic units
CN1643610A (zh) * 2002-03-19 2005-07-20 米克伦技术公司 用于拟静态存储装置的异步接口电路和方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208490A (en) * 1991-04-12 1993-05-04 Hewlett-Packard Company Functionally complete family of self-timed dynamic logic circuits
US5856987A (en) * 1993-12-30 1999-01-05 Intel Corporation Encoder and decoder for an SEC-DED-S4ED rotational code
US5673419A (en) 1995-05-19 1997-09-30 Simple Technology, Incorporated Parity bit emulator with write parity bit checking
US5727003A (en) 1995-07-03 1998-03-10 Cirrus Logic, Inc. Method and apparatus for flash burst error correction
US6366941B1 (en) * 1998-02-03 2002-04-02 Texas Instruments Incorporated Multi-dimensional Galois field multiplier
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
US6649476B2 (en) * 2001-02-15 2003-11-18 Micron Technology, Inc. Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array
US6856527B1 (en) * 2003-05-30 2005-02-15 Netlogic Microsystems, Inc. Multi-compare content addressable memory cell
US7246259B2 (en) * 2004-03-18 2007-07-17 Aristos Logic Coporation Method of calculating parity for surviving dual drive failures in a disk array
US7596743B2 (en) * 2005-09-28 2009-09-29 Ati Technologies Inc. Method and apparatus for error management
US20080168331A1 (en) 2007-01-05 2008-07-10 Thomas Vogelsang Memory including error correction code circuit
US7840876B2 (en) * 2007-02-20 2010-11-23 Qimonda Ag Power savings for memory with error correction mode
US8347165B2 (en) 2007-12-17 2013-01-01 Micron Technology, Inc. Self-timed error correcting code evaluation system and method
US8239625B2 (en) 2010-01-24 2012-08-07 Freescale Semiconductor, Inc. Parity generator for redundant array of independent discs type memory
US8806316B2 (en) 2012-01-11 2014-08-12 Micron Technology, Inc. Circuits, integrated circuits, and methods for interleaved parity computation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4450561A (en) * 1981-06-05 1984-05-22 International Business Machines Corporation Method and device for generating check bits protecting a data word
US4994993A (en) * 1988-10-26 1991-02-19 Advanced Micro Devices, Inc. System for detecting and correcting errors generated by arithmetic logic units
CN1643610A (zh) * 2002-03-19 2005-07-20 米克伦技术公司 用于拟静态存储装置的异步接口电路和方法

Also Published As

Publication number Publication date
WO2009079175A2 (en) 2009-06-25
US8555127B2 (en) 2013-10-08
US8347165B2 (en) 2013-01-01
US20130117628A1 (en) 2013-05-09
TWI407445B (zh) 2013-09-01
KR101199190B1 (ko) 2012-11-07
US8930786B2 (en) 2015-01-06
US20140040696A1 (en) 2014-02-06
TW200931430A (en) 2009-07-16
KR20100105697A (ko) 2010-09-29
US20090158111A1 (en) 2009-06-18
WO2009079175A3 (en) 2009-08-20
CN101903956A (zh) 2010-12-01

Similar Documents

Publication Publication Date Title
CN101903956B (zh) 自我计时错误校正码评估系统及方法
US10838808B2 (en) Error-correcting code memory
KR101306645B1 (ko) 시행착오에 의한 에러 보정 디코딩
US9886987B1 (en) System and method for data-mask training in non-provisioned random access memory
US9166625B2 (en) Circuits, integrated circuits, and methods for interleaved parity computation
US9923578B2 (en) Parity check circuit and memory device including the same
US7124348B2 (en) Data storage method with error correction
US8892963B2 (en) Error detection in high-speed asymmetric interfaces utilizing dedicated interface lines
CN1983424B (zh) 错误校正装置及校正方法
CN110955916B (zh) 一种数据完整性保护方法、系统及相关设备
CN119512804A (zh) 软错误注入系统
TWI670641B (zh) 資料讀取方法及其記憶體儲存裝置
US7996731B2 (en) Error detection in high-speed asymmetric interfaces
US20110320907A1 (en) Data processing circuit and data processing method
US20140136910A1 (en) Data communication apparatus and control method
CN112181703A (zh) 支持容处理器与内存板间软错误重发机制的cam及应用方法
Sunita et al. Pipeline architecture for fast decoding of bch codes For nor flash memory
CN118538279A (zh) Ecc刷新回写加固方法及装置、介质、设备
CN115237664A (zh) 一种数据纠错方法、内存控制器、芯片及电子设备
CN118535521A (zh) Bram ip核加固方法及装置、存储介质、电子设备
RU2465636C1 (ru) Способ исправления одиночных ошибок и предотвращения возникновения двойных ошибок в регистровом файле и устройство для его осуществления
JP2010140132A (ja) メモリシステム及びメモリコントローラ
CN117746959A (zh) 非易失性存储器装置的无序位翻转解码器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant