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CN101887916A - 不对称半导体器件及其制造方法 - Google Patents

不对称半导体器件及其制造方法 Download PDF

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CN101887916A CN2010101774694A CN201010177469A CN101887916A CN 101887916 A CN101887916 A CN 101887916A CN 2010101774694 A CN2010101774694 A CN 2010101774694A CN 201010177469 A CN201010177469 A CN 201010177469A CN 101887916 A CN101887916 A CN 101887916A
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Abstract

本发明涉及不对称半导体器件及其制造方法。提供一种半导体结构，其包括位于高k栅极电介质的表面上的不对称栅极叠层。所述不对称栅极叠层包括第一部分和第二部分，其中所述第一部分具有不同于所述第二部分的阈值电压。本发明的不对称栅极叠层的第一部分从下到上包括阈值电压调节材料和至少第一导电分隔物，而本发明的不对称栅极叠层的第二部分包括位于所述栅极电介质之上的至少第二导电分隔物。在一些实施例中，第二导电分隔物与下伏的高k栅极电介质直接接触，而在其中第一和第二导电分隔物由不同的导电材料构成的其他实施例中，第二导电分隔物的基部与阈值电压调节材料直接接触。

Description

不对称半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。更具体地，本发明涉及不对称半导体器件以及其中在制造该半导体器件时采用分隔物方案的方法。
背景技术
现代集成电路制造的一个趋势是制造尽可能小的诸如场效应晶体管(FET)的半导体器件。在典型的FET中，通过在半导体材料中注入n型和p型杂质，在半导体衬底的有源区中形成源极和漏极。在源极与漏极之间设置沟道(或体)区域。在体区域之上设置栅极电极。栅极电极和体通过栅极电介质层而被分隔。
虽然较小晶体管的制造允许以相对小的管芯面积在用于形成相对大的电路系统的单衬底上设置更多的晶体管，但这种按比例缩小会导致许多性能劣化效果。另外，由于器件设计者受到各种制造技术引起的限制的制约，要实现希望的器件尺寸通常是困难的。例如，通常使用光刻来构图用于确定器件部件(例如栅极)的大小和位置的掩模层。然而，光刻极限限制将栅极形成为特定的最小长度。
不对称的FET器件提供优于常规FET器件的一些益处，例如，这些益处包括改善的器件性能和减轻的漏极碰撞电离。虽然不对称的FET器件提供优于常规FET的改进，但由于同样使用光刻来限定栅极的长度，现有技术的不对称的FET器件的按比例缩放也受到限制。
因此，在现有技术中存在对具有减小的尺寸和改善的器件性能的半导体器件(例如不对称的FET)的需求。另外，存在对用于制造这些半导体器件的制造技术的需求。
发明内容
根据本发明的一方面，提供一种半导体结构，其包括位于高k栅极电介质的表面上的不对称栅极叠层。在本申请中使用术语“高k栅极电介质”来表示其介电常数大于氧化硅的电介质材料。所述不对称栅极叠层包括横向地邻接第二部分的第一部分，其中所述第一部分具有不同于所述第二部分的阈值电压。注意，术语“不对称栅极叠层”是指这样的栅极叠层，其第一部分横向地端接第二部分，其中所述第一和第二部分的阈值电压不同。所述不对称栅极叠层的所述第一和第二部分可以是彼此的非镜像或镜像；不对称性是就本申请中的阈值电压而言的。
在本发明的一个实施例中，由于阈值电压调节材料，本发明的不对称栅极叠层的所述第一部分具有比所述第二部分低的阈值电压，因为所述阈值电压调节材料存在于所述不对称栅极的所述第一部分中但不存在于所述第二部分中。具体地，本发明的不对称栅极叠层的第一部分从下到上包括阈值电压调节材料和至少第一导电分隔物，而本发明的不对称栅极叠层的第二部分包括位于所述栅极电介质之上的第二导电分隔物。注意，彼此接触的所述第一和第二导电分隔物共同地形成本发明的结构的栅极电极。注意，在本发明中，所述第一导电分隔物和所述第二导电分隔物存在于公共的高k栅极电介质的顶上。
在另一实施例中，通过为所述第一和第二导电分隔物提供不同的导电材料，在所述不对称栅极叠层的所述第一和第二部分中实现不同的阈值电压。在该实施例中，所述第一导电分隔物和所述第二导电分隔物位于公共的阈值电压调节材料的表面上。
上述不对称栅极叠层可以为nFET栅极叠层或pFET栅极叠层。
在本发明的另一方面中，提供一种互补金属氧化物半导体(CMOS)结构，其包括位于半导体衬底的表面上的至少一个nFET和至少一个pFET，所述半导体衬底包括nFET器件区和pFET器件区。在所述nFET器件区内，存在位于高k栅极电介质上的至少一个nFET不对称栅极叠层。所述nFET不对称栅极叠层包括横向地邻接第二nFET部分的第一nFET部分，其中所述第一nFET部分具有不同于所述第二nFET部分的阈值电压。所述nFET不对称栅极叠层的所述第一nFET部分从下到上包括nFET阈值电压调节材料和至少第一导电分隔物，而所述nFET不对称栅极叠层的所述第二nFET部分至少包括位于所述栅极电介质之上的第二导电分隔物。在一些实施例中，所述nFET不对称栅极叠层的所述第二部分不包括所述阈值电压调节材料，而在其他实施例中(当所述第一和第二导电分隔物由不同的导电材料构成时)，所述nFET不对称栅极叠层的所述第二部分也包括所述阈值电压调节材料。同样，在本发明的CMOS中，pFET不对称栅极叠层位于所述pFET器件区内的高k栅极电介质上。典型地但不总是必要地，在不同的器件区域中存在公共的高k栅极电介质。所述pFET不对称栅极叠层包括横向地邻接第二pFET部分的第一pFET部分，其中所述第一pFET部分具有不同于所述第二pFET部分的阈值电压。所述不对称的pFET栅极叠层的所述第一pFET部分从下到上包括pFET阈值电压调节材料和至少第一导电分隔物，而所述pFET不对称栅极叠层的所述第二pFET部分至少包括位于所述栅极电介质之上的第二导电分隔物。在一些实施例中，所述pFET不对称栅极叠层的所述第二部分不包括所述阈值电压调节材料，而在其他实施例中(当所述第一和第二导电分隔物由不同的导电材料构成时)，所述pFET不对称栅极叠层的所述第二部分也包括所述阈值电压调节材料。
本发明的再一方面涉及制造上述半导体结构的方法。本发明的方法使用没有光刻掩模的分隔物方案。就这点而论，本发明的分隔物方案允许制造比使用常规光刻可获得的最小尺寸小的栅极。并且，本发明的分隔物方案允许制造在同一栅极叠层内具有可变功函数的不对称栅极叠层。
本发明的方法包括首先在材料叠层上形成至少一种构图的牺牲材料，所述材料叠层从下到上包括高k栅极电介质和阈值电压调节材料。接着，在所述至少一种构图的牺牲材料的暴露的侧壁上形成至少第一导电分隔物，其中所述第一导电分隔物的基部位于所述阈值电压调节材料的表面上。在本发明的一些实施例中，可以在形成所述第一导电分隔物之后形成第二导电分隔物。当执行这样的实施例时，所述第一和第二导电分隔物由不同的导电材料构成。然后去除所述阈值电压调节材料的未受到所述至少第一导电分隔物和所述至少一种构图的牺牲材料的保护的暴露部分，以暴露所述高k栅极电介质的表面。如果先前未形成第二导电分隔物，则将第二导电分隔物形成为横向地邻接所述第一导电分隔物，其中所述第二导电分隔物的基部位于所述高k栅极电介质的暴露表面的部分上。然后去除未受到所述第一导电分隔物和所述第二导电分隔物保护的所述至少一种构图的牺牲材料、所述阈值电压调节材料的部分、以及所述高k栅极电介质的部分。在该步骤之后，执行各种注入步骤和电介质分隔物形成步骤，以形成包括本发明的不对称FET的半导体结构。
附图说明
图1是(通过横截面视图)示例可在本发明中采用的初始结构的图形表示，该初始结构从下到上包括半导体衬底、高k栅极电介质以及阈值电压调节材料；
图2是(通过横截面视图)示例在阈值电压调节材料的上表面上形成构图的牺牲材料之后的图1的结构的图形表示；
图3是(通过横截面视图)示例在构图的牺牲材料的暴露的侧壁上形成第一导电分隔物之后的图2的结构的图形表示；
图4是(通过横截面视图)示例在去除阈值电压调节材料的未受到第一导电分隔物或构图的牺牲材料保护的暴露部分之后的图3的结构的图形表示；
图5是(通过横截面视图)示例在高k栅极电介质的暴露部分上形成横向端接第一导电分隔物之后的图4的结构的图形表示；
图6是(通过横截面视图)示例在去除构图的牺牲材料和形成不对称栅极叠层之后的图5的结构的图形表示；
图7是(通过横截面视图)示例在进行源极和漏极扩展注入之后的图6的结构的图形表示；
图8是(通过横截面视图)示例在形成邻接不对称栅极叠层的电介质分隔物之后的图7的结构的图形表示；
图9是(通过横截面视图)示例在进行源极和漏极注入之后的图8的结构的图形表示；以及
图10是(通过横截面视图)示例本发明的可选实施例的图形表示，其中将第一导电分隔物和具有与第一导电分隔物不同的组成的第二导电分隔物应用于图2所示的结构。
具体实施方式
下面将参考以下讨论和本申请的附图来更详细地描述提供不对称半导体器件及其制造方法的本发明。注意，仅仅为了示例的目的而提供本申请的附图，因此，附图未按比例绘制。
在以下描述中，为了提供对本发明的全面理解，阐述了许多具体细节，例如特定的结构、部件、材料、尺寸、处理步骤和技术。然而，本领域普通技术人员将理解，本发明可以在没有这些具体细节的情况下实施。在其他情况下，为了不使本发明模糊，没有详细描述公知的结构或处理步骤。
应理解，当将作为层、区域或衬底的要素称为在另一要素“上”或“之上”时，其可以直接在另一要素上，或者也可以存在居间要素。对比而言，当将某要素称为直接在另一要素上或直接在另一要素之上时，不存在居间要素。还应理解，当将某要素称为被“连接”或“耦合”到另一要素时，其可以被直接连接或耦合到另一要素，或者存在居间要素。对比而言，当将某要素称为“被直接连接”或“被直接耦合”到另一要素时，不存在居间要素。
现在参考图1-9，其是(通过横截面视图)示例根据本发明的一个实施例在制造的各阶段期间的不对称半导体器件的图形表示。在该实施例中的本发明的方法始于首先提供图1所示的初始结构10。图1所示的初始结构10包括半导体衬底12、位于半导体衬底12的顶上的高k栅极电介质14、以及位于高k栅极电介质14的表面上的阈值电压调节材料16。
图1所示例的半导体衬底12由包括但不限于Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP和所有其他III/V或II/VI化合物半导体的任何半导体材料构成。半导体衬底12还可以包括有机半导体或分层的半导体，例如，Si/SiGe、绝缘体上硅(SOI)、绝缘体上SiGe(SGOI)或绝缘体上锗(GOI)。在本发明的一些实施例中，优选半导体衬底12由含Si半导体材料(即，包含硅的半导体材料)构成。半导体衬底12可以是掺杂的、未掺杂的、或者在其中包含特定的掺杂和未掺杂的区域。半导体衬底12可包括单晶取向，或者包括具有不同晶体取向的至少两个共面表面区域(后一种衬底在本领域中被称为混合衬底)。当采用混合衬底时，nFET典型地形成在(100)晶面上，而pFET典型地形成在(110)晶面上。可以通过本领域公知的技术形成混合衬底。例如，参见美国专利No.7,329,923、在2005年6月2日的美国公开No.20050116290以及美国专利No.7,023,055，在此通过引用并入其每一个的整个内容。
半导体衬底12还可以包括第一掺杂(n或p)区域和第二掺杂(n或p)区域。为了清楚，在本申请的任何附图中没有具体示出掺杂区域。第一掺杂区域和第二掺杂区域可以是相同的，或者它们可以具有不同的导电性和/或掺杂浓度。这些掺杂区域称为“阱”，并且利用常规离子注入工艺形成。
然后，在半导体衬底12中典型地形成至少一个隔离区域(未示出)。隔离区域可以是沟槽隔离区域或场氧化物隔离区域。沟槽隔离区域利用本领域的技术人员公知的常规沟槽隔离工艺形成。例如，光刻、蚀刻和用沟槽电介质对沟槽的填充可以被用于形成沟槽隔离区域。可以选择地，在沟槽填充前可以在沟槽中形成衬里(liner)，在沟槽填充后可以进行致密化步骤，并且在沟槽填充后还可以进行平面化工艺。场氧化物可以利用所谓的硅的局部氧化工艺形成。注意，至少一个隔离区域提供相邻栅极区域之间的隔离，典型地当相邻栅极具有相反的导电性即nFET和pFET时需要这种隔离。
在加工半导体衬底12之后，可以选择地，在半导体衬底12的表面上形成化学氧化(chemox)层(未示出)。可选的化学氧化层利用对于本领域技术人员公知的常规生长技术(例如，氧化或氧氮化)形成。在本发明的一些实施例中，通过湿法化学氧化工艺形成该化学氧化层。当衬底12为含Si的半导体时，化学氧化层由氧化硅、氧氮化硅或氮化的氧化硅构成。当衬底12不是含Si的半导体时，化学氧化层可以包括半导体氧化物、半导体氧氮化物或氮化的半导体氧化物。化学氧化层的厚度典型地为约0.5至约1.2nm，其中约0.8至约1nm的厚度更典型。然而，在FET或CMOS制造期间通常需要的更高的温度下处理之后，该厚度可能不同。
然后在半导体衬底12之上形成高k栅极电介质14。在本发明中采用的高k栅极电介质14包括具有大于氧化硅的介电常数(例如，3.9)的介电常数的任何电介质金属氧化物。典型地，在本发明中采用的高k栅极电介质14具有大于4.0的介电常数，其中大于8.0的介电常数更典型。示例性的高k电介质材料包括但不局限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其硅酸盐、以及其合金。也可以采用这些高k材料的多层叠层作为高k栅极电介质14。x的每个值独立地为从0.5到3，并且y的每个值独立地为从0到2。
高k栅极电介质14的厚度可以根据用于形成其的技术而变化。然而，典型地，高k栅极电介质14具有0.5至10nm的厚度，其中1.0至5nm的厚度更典型。在本发明中采用的高k栅极电介质14可以具有约1nm或小于1nm的有效氧化物厚度。
通过本领域中公知的方法，包括例如化学气相沉积(CVD)、物理气相沉积(PVD)、分子束沉积(MBD)、脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)、原子层沉积(ALD)和其它类似的沉积工艺，形成高k栅极电介质14。
在形成高k栅极电介质14之后，在高k栅极电介质的暴露的上表面上形成阈值电压调节材料16。在本申请中使用的术语“阈值电压调节材料”表示使栅极叠层的阈值电压朝向nFET或pFET带边移动的材料。在本发明中采用的阈值电压调节材料包括nFET阈值电压调节材料或pFET阈值电压调节材料。在本发明的该步骤中采用的阈值电压调节材料的类型取决于正在制造哪种导电类型的器件，例如nFET或pFET。
在本发明中可以使用的nFET阈值电压调节材料的一个实例为包含稀土金属的材料，该材料包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物，这些元素包括例如La、Ce、Pr、Nd、Pm、Sm、Eu、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu或其混合物。优选地，包含稀土金属的材料包括La、Ce、Y、Sm、Er和/或Tb的氧化物，其中更优选La2O3或LaN。
利用常规沉积工艺，包括例如蒸发、分子束沉积、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、物理气相沉积(PVD)以及其它类似的沉积工艺，形成包含稀土金属的材料。在本发明的一个实施例中，通过将包括高k栅极电介质的结构置于分子束沉积反应室的预真空锁(load-lock)中，随后将该反应室抽真空至10-5Torr至10-8Torr的范围，形成包含稀土金属的材料。在这些步骤后，在不破坏真空度的条件下，将该结构插入这样的生长室，其中通过将稀土金属与氧或氮的原子/分子束引导到该结构的表面上，沉积包含稀土金属的材料，例如氧化镧。具体地，由于生长室的低压力，释放的原子/分子物类是束状的，且在到达该结构之前没有分散。采用约300℃的衬底温度。在沉积La2O3的情况下，La蒸发单元保持在1400℃至1700℃的温度范围内，并采用1sccm至3sccm的分子氧流速。可选地，还可以采用原子或受激氧，其可以通过使氧气穿过在50瓦特至600瓦特的范围内激发的射频源而产生。在沉积期间，反应室内的压力可以在1×10-5Torr至8×10-5Torr的范围内，并且氧化镧的生长速率可以在每分钟0.1nm至每分钟2nm的范围内，更典型地在每分钟0.5nm至每分钟1.5nm的范围内。
在本发明中可以使用的nFET阈值电压调节材料的另一实例为包含碱土金属的材料，该包含碱土金属的材料包括具有分子式MAx的化合物，其中M是碱土金属(Be、Mg、Ca、Sr、和/或Ba)，A是O、S和卤化物中的一种，x是1或2。注意，本发明预期的包含碱土金属的化合物包括碱土金属的混合物和/或阴离子(例如氯氧化物)的混合物。可以用于本发明中的包含碱土金属的化合物的实例包括但不限于MgO、MgS、MgF2、MgCl2、MgBr2、MgI2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2和BaI2。在本发明的一个优选实施例中，包含碱土金属的化合物包括Mg。MgO是用于本发明中的高度优选的包含碱土金属的材料。
利用常规沉积工艺，包括例如从靶的溅射、在氧等离子体条件下的碱土金属的反应溅射、电镀、蒸发、分子束沉积、MOCVD、ALD、PVD以及其它类似的沉积工艺，形成包含碱土金属的材料。
除了nFET阈值电压调节材料，阈值电压调节材料16还可以可选地为pFET阈值电压调节材料。pFET阈值电压调节材料的实例包括Al(及其不导电的化合物，例如，Al2O3)、Ge(及其不导电的化合物，例如，GeO2)、以及Ti和Ta的不导电的化合物，分别例如TiO2和Ta2O5。
利用本领域技术人员公知的常规沉积工艺，包括但不限于化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、化学溶液沉积、原子层沉积(ALD)、物理气相沉积(PVD)、溅射和镀敷，形成nFET阈值电压调节材料。
无论用作阈值电压调节材料16的材料的类型如何，阈值电压调节材料16具有0.1nm至5.0nm的厚度，其中0.3nm至2.0nm的厚度更典型。
接下来，如图2中所示，在阈值电压调节材料16的上表面上形成构图的牺牲材料18。构图的牺牲材料18由与随后形成的导电分隔物相比可以选择性去除的任何材料构成。在本发明的一个实施例中，牺牲材料包括氮化硅、氧氮化硅、氧化硅、或其组合。优选地，将氮化硅用作牺牲材料。
通过在阈值电压调节材料16的顶上沉积牺牲材料的均厚层，随后光刻和蚀刻，形成构图的牺牲材料18。牺牲材料的均厚层的沉积包括任何常规沉积工艺，这些工艺包括但不限于化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、蒸发、物理气相沉积(PVD)和溅射。所形成的牺牲材料的均厚层的厚度依赖于用于形成其的沉积技术以及牺牲材料的材料而变化。典型地，刚沉积的(as deposited)牺牲材料具有25nm至500nm的厚度，其中50nm至200nm的厚度更典型。在沉积牺牲材料的均厚层之后，通过常规的沉积工艺，包括例如CVD、PECVD、蒸发或旋涂，在牺牲材料的均厚层的表面上形成光致抗蚀剂。然后将所施加的光致抗蚀剂暴露于所希望的辐射图形，例如，典型的栅极图形，之后利用常规的抗蚀剂显影液显影曝光的光致抗蚀剂。然后通过利用干法蚀刻(例如，反应离子蚀刻、等离子体蚀刻、离子束蚀刻、或激光烧蚀)或湿法化学蚀刻中的一种，将光致抗蚀剂的图形转移到下伏的牺牲材料的均厚层。
接下来，如图3中所示，在构图的牺牲材料18的暴露的侧壁上以及阈值电压调节材料16的暴露的上表面的顶上，形成第一导电分隔物20。也就是，第一导电分隔物20的基部位于阈值电压调节材料的表面上，同时，第一导电分隔物20的侧壁横向地端接构图的牺牲材料18的侧壁。注意，第一导电分隔物20形成本发明的不对称半导体结构的第一栅极电极部分。第一导电分隔物20由典型地用作FET器件的栅极电极的任何导电材料构成。可用作第一导电分隔物20的这种导电材料的非限制性实例包括多晶硅、多晶硅锗、元素金属(例如，钨、钛、钽、铝、镍、钌、钯和铂)、至少一种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝和氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍和硅化钛)、及其多层。优选地，第一导电分隔物20至少包括元素金属。在一个实施例中，将氮化钛用作导电材料。
利用本领域公知的常规技术，包括例如导电材料的沉积，随后进行各向异性蚀刻，形成第一导电分隔物20，该第一导电分隔物20形成本发明的不对称半导体器件的第一栅极电极部分。第一导电分隔物20具有沿其基部测量的5nm至50nm的宽度。在一些实施例中，可以利用已知的掺杂工艺，例如，本领域技术人员公知的离子注入，在蚀刻之前掺杂导电材料。
在本发明方法的此时，利用与第一导电分隔物20、构图的牺牲材料18和高k栅极电极14相比选择性去除暴露的阈值电压调节材料16的蚀刻工艺，去除至少阈值电压调节材料16的未受到第一导电分隔物20或构图的牺牲材料18保护的暴露部分。可以在本发明的该步骤中使用的这种选择性蚀刻工艺的实例包括HCL等等。例如，在图4中示出了在去除至少阈值电压调节材料的暴露部分之后形成的所产生的结构。
接下来，如图5中所示，在高k栅极电介质14的现在暴露的表面上形成邻接第一导电分隔物20的第二导电分隔物22。注意，第二导电分隔物22形成本发明的不对称半导体结构的第二栅极电极部分。与其中基部位于剩余的阈值电压调节层16的表面上的第一导电分隔物20不同，在本发明的该实施例中的第二导电分隔物22的基部位于高k栅极电介质14的表面上。还应注意，对于本发明的该实施例，第二导电分隔物22的靠近基部的侧壁部分横向地端接剩余的阈值电压调节层16的侧壁部分。
第二导电分隔物22由与第一导电分隔物20的导电材料相同或不同但优选相同的导电材料构成。并且，利用用于第一导电分隔物20的上述处理步骤，形成第二导电分隔物22。第二导电分隔物22具有沿其基部测量的5nm至50nm的宽度。
在形成第二导电分隔物22之后，利用选择性地去除牺牲材料的回蚀刻工艺，去除构图的牺牲材料18。可以用于选择性地去除牺牲材料18的回蚀刻工艺的一个实例为磷酸。
在本发明的此时，通过利用相对于第一和第二导电分隔物20和22分别去除阈值电压调节材料16和高k栅极电介质14的材料的一个或多个蚀刻步骤，去除阈值电压调节材料16的(未受到第一和第二导电分隔物保护的)暴露部分以及高k栅极电介质14的(同样未受到第一和第二导电分隔物保护的)暴露部分。在一个实施例中，首先利用磷酸作为蚀刻工艺来去除位于现在被去除的构图的牺牲材料18之下的阈值电压调节材料16，之后通过HF等等去除高k栅极电介质14的暴露部分。
例如，在图6中示出了在选择性地去除了构图的牺牲材料18、位于构图的牺牲材料18之下的阈值电压调节材料16、以及高k栅极电介质14的暴露部分之后形成的所产生的结构。注意，提供了不对称栅极叠层24，其中，与不对称栅极叠层24的第二部分28(包括直接在高k栅极电介质14的表面上的第二导电分隔物22)相比，其第一部分26(包括第一导电分隔物20和阈值电压调节材料16)具有更低的阈值电压。注意，在该实施例中，不对称栅极叠层24的第一部分26和不对称栅极叠层24的第二部分28彼此横向端接，并且这两部分共享公共的高k栅极电介质14。注意，由于不对称栅极叠层不是通过光刻形成的，本发明的不对称栅极叠层的尺寸可以低于使用常规光刻可获得的不对称栅极叠层的尺寸。也就是，本发明的不对称栅极叠层具有亚光刻的栅极尺寸。
接下来，如图7中所示，通过在半导体衬底的位于不对称栅极的占用空间处的部分中注入扩展杂质，例如，掺杂剂，在其中形成扩展区域，即，源极和漏极扩展30。本领域技术人员熟知扩展杂质以及用于注入扩展杂质的条件。在一些实施例中，紧接在源极和漏极扩展注入之后激活注入的扩展杂质。利用在高于850℃的温度下进行的热退火，执行对扩展杂质的激活。在其他实施例中，激活被延迟到执行源极和漏极注入之后。
图8示出了在每一个不对称栅极叠层24周围形成电介质分隔物32之后的图7的结构。如图所示，电介质分隔物32的一些分部邻接，即，端接不对称栅极叠层24的第一部分26，而电介质分隔物32的其他分部邻接，即，端接不对称栅极叠层24的第二部分28。电介质分隔物32由包括但不限于二氧化硅、氮化硅和氧氮化硅的任何电介质材料构成，其中氮化硅是在本发明中优选的电介质分隔物材料。通过沉积和之后的各向异性蚀刻，形成电介质分隔物32。
图9示出了在利用电介质分隔物32和不对称栅极叠层24作为离子注入掩模将用于形成源极34A和漏极34B的源极和漏极杂质(例如，掺杂剂)注入半导体衬底12中之后的图8的结构。用于形成源极34A和漏极34B的离子注入包括本领域技术人员公知的常规技术和条件。在离子注入之后，可以利用在高于850℃的温度下进行的热激活工艺，激活半导体衬底12内的杂质。
参考图9，示出了根据本发明的一个实施例的本发明的结构。在该实施例中示例的本发明的结构包括这样的半导体衬底，多个源极区域34A和漏极区域34B位于该半导体衬底中。沟道区域35被夹在源极区域34A和漏极区域34B的每一个对应的对之间。在每一个沟道35的顶上具有位于公共的高k栅极电介质14上的不对称栅极叠层24。每一个不对称栅极叠层24包括横向地端接第二部分28的第一部分26，其中第一部分26具有不同于，例如，低于第二部分28的阈值电压。每一个不对称栅极叠层24的第一部分26包括位于栅极电介质14的表面上的阈值电压调节材料16、以及位于阈值电压调节材料16的表面上的至少第一导电分隔物20。每一个不对称栅极叠层24的第二部分28位于栅极电介质14上的第二导电分隔物22。在本发明中，第一导电分隔物20直接接触第二导电分隔物22。需要强调的是，本发明的导电分隔物共同地形成本发明的结构的栅极电极。
应注意，图1-9示例了形成不对称栅极叠层的一个实施例。在本发明的另一实施例中，如图10中所示，在去除阈值电压调节材料16之前，将第二导电分隔物22形成为横向地端接第一导电分隔物20。也就是，本发明的该实施例始于首先提供图3所示的结构。在形成第一导电分隔物20之后，形成第二导电分隔物22，之后采用图6-9中所述的基本处理步骤。在该实施例中，第二导电分隔物22由与第一导电分隔物20不同的导电材料构成。可以利用与第一导电分隔物20相同的处理步骤形成第二导电分隔物22。在这样的实施例中，导电分隔物20和22都存在于最终结构中的阈值电压调节材料16的顶上。注意，在该实施例中通过使第一和第二导电分隔物由不同的导电材料构成而实现不同的阈值电压。在最终结构中，本发明的不对称栅极叠层的两个部分都位于公共的阈值电压调节材料之上，该公共的阈值电压调节材料又位于公共的栅极电介质之上。
注意，以上关于图1-9和图10描述的工艺代表本发明的其中不对称的nFET或不对称的pFET形成在半导体衬底的表面上的实施例。除了以上内容之外，本发明的方法还可以用于在半导体衬底的一个预定区域中形成多个不对称的nFET且在该衬底的另一个预定区域中形成多个不对称的pFET。
当需要这样的结构，即，CMOS时，可以在衬底的第一器件区内的高k栅极电介质的表面上形成第一阻挡掩模(block mask)，之后在整个结构上形成第一阈值电压调节材料，该第一阈值电压调节材料可以为nFET阈值电压调节材料或pFET阈值电压调节材料。然后去除在阻挡掩模的顶上的第一阈值电压调节材料和阻挡掩模本身，以在衬底的第一器件区内形成包括第一(nFET或pFET)阈值电压调节材料的结构。现在可以在包括第一阈值电压调节材料的衬底的第一器件区内形成第二阻挡掩模，并在之后形成与第一阈值电压调节材料相反的第二阈值电压调节材料。例如，当第一阈值电压调节材料为pFET阈值电压调节材料时，则第二阈值电压调节材料为nFET阈值电压调节材料。可选地，当第一阈值电压调节材料为nFET阈值电压调节材料时，则第二阈值电压调节材料为pFET阈值电压调节材料。然后从衬底的第一器件区内去除在第二阻挡掩模的顶上的第二阈值电压调节材料，提供初始结构，该初始结构包括位于衬底的第一器件区内的第一阈值电压调节材料、位于衬底的第二器件区内的第二阈值电压调节材料。这样的初始结构可以用于替代图1所示的初始结构10，之后可以执行图2-9或图10中提到的处理步骤。在一些情况下，有必要在处理步骤期间使用阻挡掩模，以确保适宜地制造希望的导电类型的FET。
虽然关于本发明的优选实施例具体示出和描述了本发明，但本领域技术人员将理解，可以进行形式和细节上的上述和其他改变而不脱离本发明的精神和范围。因此，本发明旨在不限于所描述和示例的确切形式和细节，而是落在所附权利要求的范围内。

Claims (25)

1.一种半导体结构，包括：
位于高k栅极电介质的表面上的不对称栅极叠层，所述不对称栅极叠层包括横向地邻接第二部分的第一部分，其中所述第一部分具有不同于所述第二部分的阈值电压，并且所述第一部分从下到上包括阈值电压调节材料和至少第一导电分隔物，而所述第二部分包括位于所述栅极电介质之上的至少第二导电分隔物。
2.根据权利要求1的半导体结构，其中所述第一导电分隔物和所述第二导电分隔物由不同的导电材料构成，并且所述第二导电分隔物被设置在位于所述栅极电介质与所述第二导电分隔物之间的所述阈值电压调节材料的表面上。
3.根据权利要求1的半导体结构，其中所述阈值电压调节材料为nFET阈值电压调节材料。
4.根据权利要求3的半导体结构，其中所述nFET阈值电压调节材料为包含稀土金属的材料，所述包含稀土金属的材料包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物。
5.根据权利要求4的半导体结构，其中所述IIIB族元素为La、Ce、Y、Sm、Er和Tb中的一种。
6.根据权利要求4的半导体结构，其中所述包含稀土金属的材料为La2O3或LaN。
7.根据权利要求3的半导体结构，其中所述nFET阈值电压调节材料为包含碱土金属的材料，所述包含碱土金属的材料包括具有分子式MAx的化合物，其中M是碱土金属，A是O、S和卤化物中的一种，x为1或2。
8.根据权利要求7的半导体结构，其中所述包含碱土金属的材料为MgO。
9.根据权利要求1的半导体结构，其中所述阈值电压调节材料为pFET阈值电压调节材料。
10.根据权利要求9的半导体结构，其中所述pFET阈值电压调节材料包括Al、Al2O3、Ge、GeO2、Ti的不导电化合物、或Ta的不导电化合物。
11.根据权利要求1的半导体结构，其中所述高k栅极电介质为具有大于4.0的介电常数的电介质金属氧化物。
12.根据权利要求1的半导体结构，其中所述第一和第二导电分隔物由相同或不同的导电材料构成，所述导电材料选自多晶硅、多晶硅锗、元素金属、至少一种元素金属的合金、元素金属氮化物、元素金属硅化物、及其多层。
13.一种半导体结构，包括：
半导体衬底，其具有nFET器件区和pFET器件区；
nFET不对称栅极叠层，其位于所述nFET器件区内的高k栅极电介质上，所述nFET不对称栅极叠层包括横向地邻接第二nFET部分的第一nFET部分，其中所述第一nFET部分具有不同于所述第二nFET部分的阈值电压，并且所述第一nFET部分从下到上包括nFET阈值电压调节材料和至少第一导电分隔物，而所述第二nFET部分至少包括位于所述栅极电介质之上的第二导电分隔物；以及
pFET不对称栅极叠层，其位于所述pFET器件区内的高k栅极电介质上，所述pFET不对称栅极叠层包括横向地邻接第二pFET部分的第一pFET部分，其中所述第一pFET部分具有不同于所述第二pFET部分的阈值电压，并且所述第一pFET部分从下到上包括pFET阈值电压调节材料和至少第一导电分隔物，而所述第二pFET部分至少包括位于所述栅极电介质之上的第二导电分隔物。
14.根据权利要求13的半导体结构，其中所述nFET阈值电压调节材料为包含稀土金属的材料，所述包含稀土金属的材料包括选自元素周期表的IIIB族的至少一种元素的氧化物或氮化物。
15.根据权利要求14的半导体结构，其中所述IIIB族元素为La、Ce、Y、Sm、Er和Tb中的一种。
16.根据权利要求14的半导体结构，其中所述包含稀土金属的材料为La2O3或LaN。
17.根据权利要求13的半导体结构，其中所述nFET阈值电压调节材料为包含碱土金属的材料，所述包含碱土金属的材料包括具有分子式MAx的化合物，其中M是碱土金属，A是O、S和卤化物中的一种，x为1或2。
18.根据权利要求13的半导体结构，其中所述pFET阈值电压调节材料包括Al、Al2O3、Ge、GeO2、Ti的不导电化合物、或Ta的不导电化合物。
19.一种制造半导体结构的方法，包括以下步骤：
在材料叠层上形成至少一种构图的牺牲材料，所述材料叠层从下到上包括高k栅极电介质和阈值电压调节材料；
在所述至少一种构图的牺牲材料的暴露的侧壁上形成至少第一导电分隔物，其中所述第一导电分隔物的基部位于所述阈值电压调节材料的表面上；
去除所述阈值电压调节材料的未受到所述至少第一导电分隔物和所述至少一种构图的牺牲材料保护的暴露部分，以暴露所述高k栅极电介质的表面；以及
去除未受到所述第一导电分隔物保护的所述至少一种构图的牺牲材料、所述阈值电压调节材料的部分、以及所述高k栅极电介质的部分。
20.根据权利要求19的方法，还包括在去除所述阈值电压调节材料的所述暴露部分之前形成横向地邻接所述第一导电分隔物的至少第二导电分隔物。
21.根据权利要求19的方法，还包括在去除所述阈值电压调节材料的所述暴露部分之后且在去除所述至少一种构图的牺牲材料之前形成横向地邻接所述第一导电分隔物的至少第二导电分隔物。
22.根据权利要求19的方法，还包括在去除所述至少一种构图的牺牲材料、所述阈值电压调节材料的部分、以及所述高k栅极电介质的部分之后执行各种离子注入和电介质分隔物形成。
23.根据权利要求19的方法，还包括在形成所述至少一种构图的牺牲材料之前形成所述高k栅极电介质和所述阈值电压调节材料的叠层，形成所述叠层包括选择nFET阈值电压调节材料。
24.根据权利要求19的方法，还包括在形成所述至少一种构图的牺牲材料之前形成所述高k栅极电介质和所述阈值电压调节材料的叠层，形成所述叠层包括选择pFET阈值电压调节材料。
25.根据权利要求19的方法，还包括在形成所述至少一种构图的牺牲材料之前形成所述高k栅极电介质和所述阈值电压调节材料的叠层，形成所述叠层包括选择第一器件区域中的nFET阈值电压调节材料和选择第二器件区域中的pFET阈值电压调节层。
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