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CN101626002A - 集成电路的接合焊盘结构 - Google Patents

集成电路的接合焊盘结构 Download PDF

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CN101626002A CN200910129520A CN200910129520A CN101626002A CN 101626002 A CN101626002 A CN 101626002A CN 200910129520 A CN200910129520 A CN 200910129520A CN 200910129520 A CN200910129520 A CN 200910129520A CN 101626002 A CN101626002 A CN 101626002A
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Abstract

本发明提供一种集成电路的接合焊盘结构。其中集成电路的接合焊盘结构，包含：导电焊盘，置于第一电介质层上；第一导电区块，形成于该第一电介质层之下的第二电介质层当中，并且该第一导电区块通过一第一通孔插塞电性连接于该导电焊盘，其中该第一通孔插塞形成于该第一电介质层中；以及电性悬浮的第一导电板，位于该导电焊盘下方。藉此，本发明的集成电路接合焊盘结构在接合过程中，部分施加于导电焊盘上的机械压力可被吸收并抵消，而保护有效电路不受到隐患的损坏，并且与现有技术相比本发明可显著减少寄生电容，保证芯片的性能。

Description

集成电路的接合焊盘结构
技术领域
本发明总体涉及半导体装置，尤其涉及一种能够在有效(active)的电路上进行接合并减少寄生电容(parasitic capacitance)的集成电路的接合焊盘结构。
背景技术
半导体产业近年来经历了技术的快速进步，使得电路密度与复杂度得以显著提高，同时显著地减少电力消耗与封包(package)大小。伴随这些技术进步而来的是对半导体装置的快速操作、成本降低以及更高的可靠性的需求增长。在越来越小而具有越来越大电路密度的区域上形成结构的能力，以及在晶圆(wafer)上放置更多半导体芯片的能力，对于满足上述技术发展所带来的需求十分重要。
为了减小芯片(chip)的大小，期望可直接在有效的电路上形成接合焊盘。如现有技术中所知，通常接合焊盘按行(row)排布于芯片的四边上。因为在引线接合或是金丝球形接合(gold ball)等接合过程中，不可避免的需要借助于外力，而这种外力会造成对电路结构破坏的高风险性，所以传统的设计规则将被接合焊盘覆盖的区域排除而不可用于放置实际电路型式。为了在有效的电路上实施接合，业界采用多种增强型接合焊盘结构，主要将其用于抵抗在接合过程中施加于接合焊盘之上的机械压力。然而，这些增强型接合焊盘结果会增加集成电路当中的寄生电容而对芯片的性能产生不利影响。
发明内容
为了解决上述焊盘接合过程的机械压力易对电路造成破坏，以及现有增强型接合焊盘会在集成电路当中增加寄生电容的问题，本发明提供集成电路的接合焊盘结构。
根据本发明之一实施例，提供一种集成电路的接合焊盘结构，包含：导电焊盘，置于第一电介质层上；第一导电区块，形成于该第一电介质层之下的第二电介质层当中，并且该第一导电区块通过第一通孔插塞电性连接于该导电焊盘，其中该第一通孔插塞形成于该第一电介质层中；以及电性悬浮的第一导电板，位于该导电焊盘下方。
根据本发明另一实施例，提供一种集成电路的接合焊盘结构，包含：导电焊盘，置于第一电介质层上；第一导电框，形成于该第一电介质层之下的第二电介质层当中，并且该第一导电框通过第一通孔插塞电性连接于该导电焊盘，其中该第一通孔插塞形成于该第一电介质层中；以及电性悬浮的第一导电片，位于该导电焊盘下方并且被该第一导电框所包围。
藉此，本发明的集成电路接合焊盘结构在接合过程中，部分施加于导电焊盘上的机械压力可被吸收并抵消，而保护有效电路不受到隐患的损坏，并且与现有技术相比本发明可显著减少寄生电容，保证芯片的性能。
附图说明
图1是根据本发明第一实施例，可在有效电路上进行接合并减少寄生电容的较佳集成电路枢轴部分的简略横截面示意图。
图2是图1的较低层部分的接合焊盘结构透视示意图。
图3为根据本发明第二实施例的另一个较佳集成电路的简略横截面示意图。
图4至图7根据本发明显示的是由导电框包围的导电片的各种变异型式俯视示意图。
图8为根据本发明第三实施例的集成电路的简略横截面示意图。
图9为根据本发明第四实施例的集成电路的简略横截面示意图。
图10为图9中接合焊盘结构的导电方块以及电性悬浮的导电板的俯视示意图。
具体实施方式
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举多个较佳实施例，并配合附图，作详细说明如下：
按照附图解释本发明的实施例。在本发明说明书与附图中，符号“Mn”指代集成电路芯片中制造的金属层的最顶层，而“Mn-1”指代仅比金属层最顶层低一层的金属层，以此类推，其中n的范围可在5到8之间，但并不仅限于此。金属层的材质可包含但不限于镍(nickel)、钴(cobalt)、铜(copper)、铝(aluminum)或其组合。符号“V”指代在两相邻半导体金属层之间的通孔插塞(via plug)。例如，Vn指代将Mn-1与Mn连接的通孔插塞。
在本说明书中，诸如“覆盖于基底上”，“在层之上”或是“在膜上”的表述是简单说明相对于底层(base layer)表面的位置关系，而忽略中间层(intermediate layer)的存在。因此，这些表述不仅仅表示层的直接接触，也可表示一个或多个叠片(laminated)层不接触的状态。此处对于术语“低介电常数(low dielectric constant)”或“低k”的使用意指介电常数(k值)低于传统氧化硅(silicon oxide)的介电常数。低k介电常数可小于4。
请同时参考图1与图2。图1是根据本发明第一实施例，可在有效电路上进行接合并减少寄生电容的较佳集成电路1枢轴部分的简略横截面示意图。图2是图1的较低层部分的接合焊盘结构透视示意图。
如图1与图2所示，根据本发明的实施例，集成电路1包含接合焊盘区10。在接合焊盘区10内提供接合焊盘结构100。有效电路200可在接合焊盘结构100之下直接形成。举例而言，有效电路200可包含输入/输出(I/O)电路或静电放电(ElectroStatic Discharge，ESD)保护电路，其中的每一个可进一步由多个半导体组件202构成，如金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistors，MOSFETs)的半导体组件202设置于半导体基底(substrate)101主表面之上。金属层间电介质层(Inter-metal dielectric，IMD)120～128设置于半导体基底101之上。金属层间电介质层120～128可由低介电常数(低k)材质或超低k(k＜2.5)材质形成，且不限于此。金属层间电介质层120～128可进一步包含如氧化硅、氮化硅(siliconnitride)、碳化硅、氮氧化硅或其组合的介电材质。
根据本发明，金属层M1～Mn以及各自的通孔插塞可利用传统的铜镶嵌(damascene)制程或双镶嵌制程，该技术为本领域中所熟知，故不进一步讨论。在金属层间电介质层122中制成金属层的第一层即M1。触点插塞(contactplug)220通常为钨插塞，形成于金属层间电介质层120之中以将M1与半导体组件202相连接。在金属层间电介质层126中制成最顶层金属层Mn以及与其一体化的(integral)通孔插塞Vn。在金属层间电介质层124中制成比Mn低一层的金属层Mn-1。
接合焊盘结构100包含导电焊盘102，导电焊盘102形成于金属层间电介质层128，而金属层间电介质层128直接位于金属层间电介质层126之上。导电焊盘102的材质可包含但不限于钨、铝、铜或其组合。如氮化硅或可照像确定的(photo-definable)聚酰亚胺(polyimide)的钝化层(passivation layer)130可直接设置于金属层间电介质层128之上并且覆盖导电焊盘102的外围(periphery)。在钝化层130中，提供开口132以使导电焊盘102的部分裸露以助实施后续的接合过程。导电焊盘102可根据传统方法确定。例如，可首先在金属层间电介质层128执行干燥蚀刻(dry etching)制程以蚀刻出通孔开口。可实施传统的铝喷镀(sputtering)制程以将铝喷镀到通孔开口内部以及金属层间电介质层128之上。可实施传统的平版印刷术(lithography)与金属干燥蚀刻技术以形成一体化的导电焊盘102与通孔插塞103。通孔插塞103可以是多种形状的，例如方形或是条形。通孔插塞103的材质可包含但不限于钨、铝、铜或其组合。
接合焊盘结构100可进一步包含导电框104，导电框104形成于金属层最顶层Mn中。导电框104可环绕于电性悬浮的导电片114(conductive piece)，其中电性悬浮的导电片114也形成于金属层最顶层Mn中。导电框104与电性悬浮的导电片114的材质可包含但不限于镍、钴、铜、铝或其组合。通过导电通孔插塞103，导电框104与覆盖的导电焊盘102电性连接。导电片114与导电框104相分离。导电框104可具有与覆盖的导电焊盘102的外围轮廓相应的形状与尺寸。简洁起见，在图2中略去导电焊盘102与通孔插塞103。
如图2所示的较佳视图，接合焊盘结构100可进一步包含形成于金属层Mn-1的导电框106。相似的，导电框106可环绕在同样形成于金属层Mn-1的电性悬浮的导电片116周围。导电框106与电性悬浮的导电片116的材质可包含但不限于镍、钴、铜、铝或其组合。通过通孔插塞105，导电框106电性连接于覆盖的导电框104。通孔插塞105可以为各种形状，例如方形或条形。导电片116与导电框106相分离。导电框106可具有与覆盖的导电框104的外围轮廓相应的形状与尺寸。电性悬浮的导电片114与导电片116可有助于减少集成电路1的寄生电容。
在接合过程中，部分施加于导电焊盘102上的机械压力可被导电框104、导电框106以及导电片114、导电片116吸收并抵消，藉此保护位于下方的有效电路200不受到隐患的损坏。根据仿真结果，与先前技术中的结构相比(寄生电容＞200fF)，本发明的集成电路1可显著减少寄生电容(寄生电容≈42fF)。
图3为根据本发明第二实施例的另一个较佳集成电路1a的简略横截面示意图。如图3中所示，图1中的接合焊盘结构100与图3中的接合焊盘结构100a的不同之处在于，电性悬浮的导电片114与导电片116通过虚拟的(dummy)通孔插塞115连接在一起，其中，可利用镶嵌方法，将虚拟的通孔插塞115与导电片114一体化地形成。简洁起见，其它与图1相似之处不再赘述。
图4至图7根据本发明显示的是由导电框104或导电框106包围的导电片的各种变异型式俯视示意图。图4中，多个电性悬浮的条形导电片414彼此并列排布，并且被导电框104或导电框106所包围。在图5中，多个电性悬浮的方形导电片514被导电框104或导电框106所包围。如图6所示，四个并列条形导电片组614被导电框104或导电框106所包围。一个并列条形导电片组614与其相邻的并列条形导电片组614垂直(perpendicular)排布。如图7所示，接合焊盘结构包含导电框704与两个电性悬浮的导电片714，其中导电框704具有开放式的侧边，而电性悬浮的导电片714位于连接肋(rib)704a的两侧。
图8为根据本发明第三实施例的集成电路1b的简略横截面示意图。如图8所示，集成电路1b包含接合焊盘区10。在接合焊盘区10当中提供接合焊盘结构100b。有效电路200可直接形成于接合焊盘结构100b之下。有效电路200可包含I/O电路或者静电放电保护电路，其中的每一个可进一步由多个半导体组件202构成，半导体组件202制造于半导体基底101主表面之上。金属层间电介质层120～128置于半导体基底101之上。金属层间电介质层120～128可由低介电常数(低k)材质或超低k(k＜2.5)材质形成，且不限于此。可利用传统的铜镶嵌制程或双镶嵌制程，在金属层间电介质层122-126中分别制成金属层M1～Mn以及各自的通孔插塞，例如在金属层间电介质层126中制成最顶层金属层Mn以及与其一体化的通孔插塞Vn。触点插塞220通常为钨插塞，形成于金属层间电介质层120之中以将M1与半导体组件202相连接。
接合焊盘结构100b包含导电焊盘102，导电焊盘102形成于金属层间电介质层128上，而金属层间电介质层128直接位于金属层间电介质层126之上。如氮化硅或聚酰亚胺的钝化层130可直接置于金属层间电介质层128之上并且覆盖导电焊盘102的外围。在钝化层130中，提供开口132以使导电焊盘102的部分裸露以助实施后续的接合过程。导电焊盘102可根据传统方法确定。例如，可首先在金属层间电介质层128执行干燥蚀刻制程以蚀刻出通孔开口。可实施传统的铝喷镀制程以将铝喷镀到通孔开口内部以及金属层间电介质层128之上。可实施传统的平版印刷术与金属干燥蚀刻技术以形成一体化的导电焊盘102与通孔插塞103。通孔插塞103可以是多种形状的，例如方形或是条形。
接合焊盘结构100b可进一步包含导电方块104a以及电性悬浮的导电板(plate)114a，两者皆形成于金属层最顶层Mn中。导电方块104a以及电性悬浮的导电板114a皆可直接位于导电焊盘102之下，其中电性悬浮的导电板114a可具有比导电方块104a更大的表面区域。导电板114a与导电方块104a相分离。通过导电通孔插塞103，导电方块104a与覆盖的导电焊盘102电性连接。形成于金属层Mn-1中导电方块106a直接位于导电方块104a之下。通过导电通孔插塞105a，导电方块106a与覆盖的导电方块104a电性连接。通孔插塞105a可具有多种形状，例如方形或条形。电性悬浮的导电板114a有助于减少集成电路1b中的寄生电容。
图9为根据本发明第四实施例的集成电路1c的简略横截面示意图。相似的，集成电路1c包含接合焊盘区10。在接合焊盘区10当中提供接合焊盘结构100c。有效电路200可直接形成于接合焊盘结构100c之下。有效电路200可包含I/O电路或者静电放电保护电路，其中的每一个可进一步由多个半导体组件202构成，半导体组件202制造于半导体基底101主表面之上。金属层间电介质层120～128置于半导体基底101之上。金属层间电介质层120～128可由低介电常数(低k)材质或超低k(k＜2.5)材质形成，且不限于此。可利用传统的铜镶嵌制程或双镶嵌制程，在金属层间电介质层122-126中分别制成金属层M1～Mn以及各自的通孔插塞，例如在金属层间电介质层126中制成最顶层金属层Mn以及与其一体化的通孔插塞Vn。触点插塞220通常为钨插塞，形成于金属层间电介质层120之中以将M1与半导体组件202相连接。
接合焊盘结构100c包含导电焊盘102，导电焊盘102形成于金属层间电介质层128，而金属层间电介质层128直接位于金属层间电介质层126之上。如氮化硅或聚酰亚胺的钝化层130可直接置于金属层间电介质层128之上并且覆盖导电焊盘102的外围。在钝化层130中，提供开口132以使导电焊盘102的部分裸露以助实施后续的接合过程。导电焊盘102可根据传统方法确定。例如，可首先在金属层间电介质层128执行干燥蚀刻制程以蚀刻出通孔开口。可实施传统的铝喷镀制程以将铝喷镀到通孔开口内部以及金属层间电介质层128之上。可实施传统的平版印刷术与金属干燥蚀刻技术以形成一体化的导电焊盘102与通孔插塞103。通孔插塞103可以是多种形状的，例如方形或是条形。
接合焊盘结构100c可进一步包含导电方块104a以及电性悬浮的导电板114a，两者皆形成于金属层最顶层Mn中。导电方块104a以及电性悬浮的导电板114a皆可直接位于导电焊盘102之下，其中电性悬浮的导电板114a可具有比导电方块104a更大的表面区域。导电板114a与导电方块104a相分离。通过导电通孔插塞103，导电方块104a与覆盖的导电焊盘102电性连接。形成于金属层Mn-1中导电方块106a直接位于导电方块104a之下。通过导电通孔插塞105a，导电方块106a与覆盖的导电方块104a电性连接。通孔插塞105a可具有多种形状，例如方形或条形。接合焊盘结构100c进一步包含同样形成于金属层Mn-1的电性悬浮的导电板116a。电性悬浮的导电板116a可直接位于电性悬浮的导电板114a之下，并且电性悬浮的导电板116a可通过虚拟的通孔插塞115a与电性悬浮的导电板114a相连接。电性悬浮的导电板114a与116a有助于减少集成电路1c中的寄生电容。
图10为图9中接合焊盘结构100c的导电方块104a以及电性悬浮的导电板114a的俯视示意图。如图10所示，导电方块104a与导电板114a电性相分离。整体(unitary)且悬浮的导电板114a具有比导电方块104a更大的表面区域。简洁起见，此处仅显示导电方块104a与电性悬浮的导电板114a。如前所述，接合焊盘结构100c进一步包含直接位于电性悬浮的导电板114a之下的另一电性悬浮的导电板(未在图10中明确指出)，并且通过虚拟通孔插塞与电性悬浮的导电板114a电性连接(未在图10中明确指出)。
此外，本领域的普通技术人员应可了解可能会存在一个或者多个悬浮导电片或导电板，例如，两个或四个导电片或导电板。悬浮的导电片或导电板可制造于集成电路互联结构的任意一层中，并不仅限于金属层Mn-1或是Mn。
虽然本发明已以具体实施例揭露如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定的为准。

Claims (20)

1.一种集成电路的接合焊盘结构，其特征在于，包含：
导电焊盘，设置于第一电介质层上；
第一导电区块，形成于所述第一电介质层之下的第二电介质层中，并且所述第一导电区块通过第一通孔插塞电性连接于所述导电焊盘，其中所述第一通孔插塞形成于所述第一电介质层中；以及
电性悬浮的第一导电板，位于所述导电焊盘下方。
2.根据权利要求1所述的集成电路的接合焊盘结构，其特征在于，所述第一导电区块与所述电性悬浮的第一导电板均设置于所述集成电路的最顶层金属层中。
3.根据权利要求1所述的集成电路的接合焊盘结构，其特征在于，所述第一导电区块与所述电性悬浮的第一导电板均直接位于所述导电焊盘的下方。
4.根据权利要求1所述的集成电路的接合焊盘结构，其特征在于，所述电性悬浮的第一导电板具有比所述第一导电区块更大的表面区域。
5.根据权利要求1所述的集成电路的接合焊盘结构，其特征在于，进一步包含第二导电区块，形成于所述第二电介质层之下的第三电介质层中，其中所述第二导电区块通过第二通孔插塞电性连接所述第一导电区块，而所述第二通孔插塞形成于所述第二电介质层当中。
6.根据权利要求5所述的集成电路的接合焊盘结构，其特征在于，所述第二通孔插塞与所述第一导电区块是一体化形成的。
7.根据权利要求1所述的集成电路的接合焊盘结构，其特征在于，所述第一通孔插塞与所述导电焊盘是一体化形成的。
8.根据权利要求1所述的集成电路的接合焊盘结构，其特征在于，进一步包含电性悬浮的第二导电板，直接位于所述电性悬浮的第一导电板下方。
9.根据权利要求8所述的集成电路的接合焊盘结构，其特征在于，所述电性悬浮的第二导电板通过虚拟的通孔插塞与所述电性悬浮的第一导电板连接。
10.根据权利要求1所述的集成电路的接合焊盘结构，其特征在于，有效电路直接位于所述接合焊盘结构下方。
11.一种集成电路的接合焊盘结构，其特征在于，包含：
导电焊盘，设置于第一电介质层上；
第一导电框，形成于所述第一电介质层之下的第二电介质层中，并且所述第一导电框通过第一通孔插塞电性连接所述导电焊盘，其中所述第一通孔插塞形成于所述第一电介质层中；以及
电性悬浮的第一导电片，位于所述导电焊盘下方并且被所述第一导电框所包围。
12.根据权利要求11所述的集成电路的接合焊盘结构，其特征在于，所述第一导电框与所述电性悬浮的第一导电片均设置于所述集成电路的最顶层金属层中。
13.根据权利要求11所述的集成电路的接合焊盘结构，其特征在于，所述第一导电框与所述电性悬浮的第一导电片均直接位于所述导电焊盘的下方。
14.根据权利要求11所述的集成电路的接合焊盘结构，其特征在于，所述第一导电框具有相应于所述导电焊盘外围轮廓的形状与尺寸。
15.根据权利要求11所述的集成电路的接合焊盘结构，其特征在于，进一步包含第二导电框，形成于所述第二电介质层之下的第三电介质层中，其中所述第二导电框通过第二通孔插塞电性连接于所述第一导电框，而所述第二通孔插塞形成于所述第二电介质层中。
16.根据权利要求15所述的集成电路的接合焊盘结构，其特征在于，所述第二通孔插塞与所述第一导电框是一体化形成的。
17.根据权利要求11所述的集成电路的接合焊盘结构，其特征在于，所述第一通孔插塞与所述导电焊盘是一体化形成的。
18.根据权利要求11所述的集成电路的接合焊盘结构，其特征在于，进一步包含电性悬浮的第二导电片，直接位于所述电性悬浮的第一导电片下方。
19.根据权利要求18所述的集成电路的接合焊盘结构，其特征在于，所述电性悬浮的第二导电片通过虚拟的通孔插塞与所述电性悬浮的第一导电片连接。
20.根据权利要求18所述的集成电路的接合焊盘结构，其特征在于，所述电性悬浮的第二导电片被所述第二导电框所包围。
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