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CN101502001A - 在多电平单元存储设备内安排数据的方法 - Google Patents

在多电平单元存储设备内安排数据的方法 Download PDF

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CN101502001A CNA2007800024470A CN200780002447A CN101502001A CN 101502001 A CN101502001 A CN 101502001A CN A2007800024470 A CNA2007800024470 A CN A2007800024470A CN 200780002447 A CN200780002447 A CN 200780002447A CN 101502001 A CN101502001 A CN 101502001A
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Abstract

一种存储数据的方法包括：将数据的第一部分存储在非易失性存储器的具有第一错误概率的比特位置；将数据的第二部分存储在非易失性存储器的具有比第一错误概率低的第二错误概率的比特位置；将纠错奇偶校验比特与数据一起存储；以及用纠错奇偶校验比特对所读出的数据应用纠错方案，其中第一部分的至少一个比特在第二部分的任何比特被纠正校验前被纠正校验。纠错方案在对所有的数据纠正校验前停止。

Description

在多电平单元存储设备内安排数据的方法
技术领域
本发明涉及多电平单元闪速存储器设备。具体地说，本发明涉及多电平单元闪速存储器设备内纠错的领域。
背景技术
多年来闪速存储器设备已是众所周知的。在所有的闪速存储器设备内，NAND(“与非”)型存储器与其他类型的存储器(例如，NOR(“或非”)型)不同，除了其它特定特性之外还在于写入存储器的许多信息比特可能被以“翻转”方式回读(即与原来将这些比特写入存储器的方式不同)。
为了克服得到“翻转”比特的现象和使NAND型存储器可为实际应用所用，常见的技术是用ECC(纠错码)算法与这些NAND型存储器配合。通常闪速存储器使用ECC算法的情况如下：
在将数据写入存储器前，对数据运用ECC算法，以便计算出附加(冗余)信息比特。这些冗余比特经常称为“奇偶校验比特”或“奇偶校验”，以后用于检错和纠错。原始数据与奇偶校验比特合在一起称为“码字”。
将整个码字(即原始数据加上奇偶校验比特)记录到闪速存储器设备上。应注意的是，NAND闪速存储器设备的实际尺寸被设计成能容纳原始数据加上奇偶校验比特。
在从存储器检索数据时，读出整个码字，对数据和奇偶校验比特应用ECC算法，以便检测和纠正可能的“比特翻转”(即错误)。
应当指出的是，ECC算法可以用硬件、软件或者通过硬件和软件的组合同等地执行。此外，ECC算法可以在存储设备内、在存储设备控制器内、在主机内执行，或可以在系统的这些组件之间“分布”。
一些闪速存储器设备在每个存储单元可存储的数据元(例如数据比特)的个数上可以是不同的。SLC(单电平单元)存储器用来在每个存储单元内存储单个比特，而MLC(多电平单元)存储器用来在每个存储单元内存储多个比特。
在MLC存储器内，对电压电平编码的方式和将输入数据分配给各个存储单元的方式对于使ECC设计达到最佳是非常重要的。
Murin的美国申请公开No.20060101193揭示了现有技术的将数据存储在多比特闪速存储器单元内的方法。该专利申请在这里列为参考，予以全面引用。
按照Murin的申请，将输入数据分配给存储器的一个物理页面的最佳方式(在ECC性能意义上)是将这些数据比特在物理页面的一些不同的比特页之间交错，其中比特页被定义为由各个属于物理页面的不同单元、但在单元内具有相同的有效值(即，LSB，...，MSB)的比特组成的组。这种在存储器内安排数据的方式保证在从存储器检索再按原来的次序重新排列(即去交错)后的数据内错误比特的分布是均匀的(最佳的)。
交错过程，如在Murin的申请中所揭示的那样，保证在将数据写入存储器的过程期间一个逻辑页的输入数据同等地散布到物理存储页面的各个比特页中。也就是说，交错过程保证物理页面的每个比特页从共享这个物理页面的每个输入数据逻辑页被分配同样数量的比特。
因此，在数据从存储器读出并被去交错时，去交错过程所产生的每个逻辑页将含有同样份额的来自物理页面的每个比特页的比特。
在该技术领域内没有规定将交错方案用于将输入数据分配给MLC存储设备的物理页面的方式，因为任何将数据均匀地分布在物理页面内的方案就ECC性能来说同等地是最佳的。
然而，对于有些ECC方案来说，使用特定的交错方法可以取得节约处理时间和功率消耗的附加利益。
因此，在运用这些ECC方案时，所希望的是提供一种使现有技术的处理时间和功率消耗减到最少的交错方法。
发明内容
因此，本发明的主要目的是提供一种将输入数据在物理页面的不同比特页之间交错的方法，以在与特定的ECC方案配合使用时使现有技术的处理时间和功率消耗减到最少。
比特页BP0、BP1、BP2、BP3在这里相对每单元4比特的物理页面定义，使得比特页BP0与LSB物理页面单元相应、比特页BP1与LSB-1物理页面单元相应、比特页BP2与LSB-2物理页面单元相应而比特页BP3与MSB物理页面单元相应。
按照本发明的一个优选实施例，所提供的存储数据的方法包括下列步骤：(a)将数据的第一部分存储在非易失性存储器的具有第一错误概率的比特位置；(b)将数据的第二部分存储在非易失性存储器的具有比第一错误概率低的第二错误概率的比特位置；(c)将纠错奇偶校验比特与数据一起存储；(d)从这非易失性存储器读出数据和纠错奇偶校验比特；以及(e)用纠错奇偶校验比特对所读出的数据进行纠错，其中第一部分的至少一个比特在第二部分的任何比特被纠正校验前被纠正校验。
优选的是，这种方法还包括在纠正校验所有的数据前停止进行纠错的步骤。
优选的是，这种方法还包括确定数据内的错误比特的个数的步骤和按照错误比特的个数在纠正校验所有的数据前停止进行纠错的步骤。
优选的是，非易失性存储器用来在非易失性存储器的每个单元内存储多个比特。
按照本发明的又一个优选实施例，所提供的存储设备包括：(a)存储数据的非易失性存储器；以及(b)控制器，用来(i)将数据的第一部分存储在非易失性存储器的具有第一错误概率的比特位置，和将数据的至少第二部分存储在非易失性存储器的具有比第一错误概率低的第二错误概率的比特位置，以及(ii)用纠错奇偶校验比特对数据进行纠错，其中第一部分的至少一个比特在第二部分的任何比特被纠正校验前被纠正校验。
优选的是，控制器还用来在纠正校验所有的数据前停止执行纠错。
优选的是，控制器还用来确定数据内错误比特的个数和按照该个数停止执行纠错。
优选的是，非易失性存储器用来在每个单元内存储多个比特。
优选的是，非易失性存储器是闪速存储器。
按照本发明的又一个优选实施例，所提供的存储数据的方法包括下列步骤：(a)将数据存储在非易失性存储器内；(b)将检错奇偶校验比特(可以从加到数据上的正确性校验码得到)与数据一起存储；(c)将纠错奇偶校验比特与数据一起但与检错奇偶校验比特分开存储；(d)从非易失性存储器读出数据、检错奇偶校验比特和纠错奇偶校验比特；(e)用纠错奇偶校验比特对先前读出的数据进行纠错；以及(f)按照检错奇偶校验比特，在对所有的数据纠错后但在对任何纠错奇偶校验比特纠错前停止进行纠错。
优选的是，只有在检错奇偶校验比特表示在数据内不存在错误时才执行停止进行纠错。
按照本发明的又一个优选实施例，所提供的存储设备包括：(a)存储数据的非易失性存储器；以及(b)控制器，用来(i)将纠错奇偶校验比特和检错奇偶校验比特与数据一起存储，使得检错奇偶校验比特与纠错奇偶校验比特分开存储，(ii)从非易失性存储器读出数据、检错奇偶校验比特和纠错奇偶校验比特，以及(iii)用纠错奇偶校验比特对先前读出的数据进行纠错，并按照检错奇偶校验比特，在对所有的数据纠错后但在对任何纠错奇偶校验比特纠错前停止纠错。
优选的是，控制器还用来只有在检错奇偶校验比特表示在数据内不存在错误时才停止纠错。
优选的是，非易失性存储器用来在每个单元内存储多个比特。
优选的是，非易失性存储器是闪速存储器。
从以下附图和说明中可以明显地看到本发明的其他一些特征和优点。
附图说明
为了更好地理解本发明，下面将结合附图就本发明的实施例进行说明，在这些附图中同样的数字指示相应的部分或元素，其中：
图1为本发明的系统的框图；
图2A为典型的例示性而非限制性的由主计算机并联到具有一页N个单元的每单元4比特存储设备的数据比特的逻辑页的示意图；以及
图2B为典型的例示性而非限制性的按照本发明的交错方案写入图2A的每单元4比特存储设备的一个物理页面的各个比特页的数据比特的示意图。
具体实施方式
本发明为一种将输入数据在MLC存储器的一个物理页面的不同比特页之间交错的方法，以便在配合特定的ECC算法使用时使现有技术的处理时间和功率消耗减到最少。
考虑ECC方案，其中为了检测和纠正“翻转”的比特需要搜索所有的数据比特。作为这种方案的一个例子，可以考虑BCH解码。
在实现用于较大量比特错误(通常，为多于4个)的BCH解码器时，常见的是用“Chein搜索”来检测需纠正的数据比特。例如可参见W.Wesley Peterson、E.J.Weldon，Jr.的“Error-Correcting Codes”(Second Edition，The Massachusetts Institute of Technology，1972)，该文献在这里列为参考，全面予以引用。“Chein搜索”对码字进行比特扫描，校验特定的比特是否为错误比特从而应予以翻转。但是码字内错误比特的总数受码字结构限制，通常由在“Chein搜索”前的那些解码算法阶段计算。因此，需纠正的错误比特的确切个数可以在对码字进行比特扫描(用“Chein搜索”)前用ECC算法确定。
这样，在已经检测到和纠正了所有的错误比特时就可以停止对码字的比特扫描，因此不必对码字的所有比特进行比特扫描，从而节省了处理时间和功率。由于算法已经发现了所有的错误比特，因此可以确信不会再发现需纠正的比特，从而可以停止搜索。
现在来看对输入数据进行交错的情况。如在该技术领域内所知，交错数据的过程保证在将数据写入存储器的过程期间，一个逻辑页的输入数据等同地散布在物理存储页面的各个比特页之间。也就是说，交错过程保证物理页面的每个比特页从共享这个物理页面的每个输入数据逻辑页得到同样数量的比特，或者保证输入数据逻辑页的比特在物理页面的所有比特页之间是等份额分布的。
因此，在数据从存储器读出并对其进行去交错处理后，去交错过程所产生的每个逻辑页包括从物理页面的每个比特页得到的等份额的比特。
在该技术领域内还已知的是，如在Murin的申请中所揭示的那样，物理页面的每个比特页具有不同的比特错误概率。这个概率取决于存储设备内所执行的电压电平的编码方案。用以电压电平编码为{7，6，4，5，1，0，2，3}实现每单元3比特的设备作为例子，可以看到这种设备的比特页的比特错误概率符合比例1:2:4(这个比例与每个比特页的电平码中的比特改变数相应)，其中LSB(最低有效比特)页的比特错误概率为MSB(最高有效比特)页的4倍。假设一个物理页面内错误的总概率为P，设备的各个比特页的错误概率就分别为P/7、2*P/7和4＊P/7，详细情况可参见Murin的申请。
去交错后，每个逻辑页包括等份额的具有所有错误概率种类的比特，因此有三分之一的比特将具有P/7的错误概率，三分之一的比特将具有2＊P/7的错误概率，以及三分之一的比特将具有4*P/7的错误概率。这样，纠错算法在从物理页面的不同比特页去交错得到的逻辑页的不同部分内统计地检测到数量不同的错误比特。
现在再来考虑纠错算法中逐个扫描比特搜索错误的阶段。如果按错误概率递降的次序扫描比特页的比特，那么平均来说，这个过程就会比在其他情况下早检测到一个逻辑页内的所有错误，因此节省了时间和功率。
然而，以顺序方式(即从一个逻辑页的第一个比特到这个逻辑页的最后一个比特)可以最经济地实现比特扫描。
因此，如果比特扫描从一个逻辑页的开始处开始，那么第一部分的比特需由本发明的交错方法放在一个物理页面的错误概率最大的LSB比特页内，而下一部分的比特需放在(LSB+1)比特页内，等等。最后部分的比特需由本发明的交错方法放在物理页面的错误概率最小的MSB比特页内。
一般地说，在具有一页N个单元的每单元M比特的设备的情况下，本发明的交错方法如下实现：
对于每个输入逻辑页：
第一部分的N/M个比特通过交错放在物理页面的(LSB)比特页内，
第二部分的N/M个比特通过交错放在物理页面的(LSB+1)比特页内，
......
第M部分的N/M个比特通过交错放在物理页面的(MSB)比特页内。
这样，本发明的交错方法保证以高的概率通常在比特扫描完整个逻辑页前就检测到和纠正了所有的错误比特，从而使处理时间和功率消耗达到最佳。
现在参见图1，图中示出了本发明的系统10的框图。控制器14用来管理将从主机20接收到的数据比特交错并存储在存储器12内的方式。
交错单元16按照本发明的交错方法实现，以对从主机20接收到的经ECC单元18编码的输入数据进行交错。
参见图2A，图中示出了典型的例示性而非限制性的与要写入具有一个物理页面N个单元的每单元4比特存储设备的逻辑页LP0、LP1、LP2、LP3关联的数据比特的示意图。逻辑页LP0、LP1、LP2、LP3各包括四个部分的比特，每个部分的第一个附标表示逻辑页的序号，而第二个附标表示该部分的序号。
比特部分“0，0”、“0，1”、“0，2”、“0，3”与逻辑页LP0关联，比特部分“1，0”、“1，1”、“1，2”、“1，3”与逻辑页LP1关联，比特部分“2，0”、“2，1”、“2，2”、“2，3”与逻辑页LP2关联，比特部分“3，0”、“3，1”、“3，2”、“3，3”与逻辑页LP3关联。
通常，在逻辑页LP0、LP1、LP2、LP3的各自部分“0，3”、“1，3”、“2，3”、“3，3”内至少有些比特包括数据的奇偶校验比特。
参见图2B，图中示出了典型的例示性而非限制性的图2A的数据比特按本发明的交错方法写入每单元4比特存储设备的一个物理页面的比特页BP0、BP1、BP2、BP3的示意图。
按照本发明的交错方法，将数据比特写入每单元4比特存储设备的各个比特页的情况如下：比特部分“0，0”、“1，0”、“2，0”、“3，0”写入比特页BP0(错误概率最大的比特页)，比特部分“0，1”、“1，1”、“2，1”、“3，1”写入比特页BP1(错误概率第二大的比特页)，比特部分“0，2”、“1，2”、“2，2”、“3，2”写入比特页BP2(错误概率第三大的比特页)，比特部分“0，3”、“1，3”、“2，3”、“3，3”写入比特页BP3(错误概率最小的比特页)。
因此，在比特页BP3的部分“0，3”、“1，3”、“2，3”、“3，3”内至少有些比特包括数据的奇偶校验比特。
如果数据比特按照本发明的交错方法写入存储器，那么在数据比特被回读和去交错时，逻辑页LP0、LP1、LP2、LP3中每个逻辑页内的数据比特就从每个逻辑页的开始起按错误概率递降的次序排列。现在，如果对这些逻辑页从一个逻辑页的开始起进行Chein搜索(作为纠错过程的一部分)，那么平均起来在到达这个逻辑页的末端前就可以检测和纠正所有的错误比特。在纠正了最后一个比特时就可停止Chein搜索，因此节省了时间和功率。
应注意的是，本发明并没有限制将每个相应比特部分内的[N/4]个比特中的任何比特写入存储器的次序。
还应注意的是，与本发明的交错方法无关和除了本发明的交错方法之外，优选和可任选的是可以通过将在该技术领域内已知的简单的正确性校验码加到输入码字的用户数据部分上来提高比特扫描过程的有效性。这种正确性校验码可以是简单的校验和或CRC(循环冗余校验)。如果在将用户数据比特(加上奇偶校验比特一起)写入存储器前将从正确性校验码得到的错误检测奇偶校验比特添加给输入码字的用户数据比特，那么在对错误进行搜索时，可以在所有的用户数据比特都得到校验时就停止比特扫描过程，即使在一个逻辑页内还没有检测到所有的错误(也就是在有些错误是在奇偶校验比特内而不是在用户数据比特内时)，只要从存储器读出的正确性校验码与加到所扫描的用户数据比特上的正确性校验码匹配。
显然，对于错误概率较大从而码字内奇偶校验比特部分较大的情况，运用这种错误校验技术可以更为显著地节省时间和功率。
然而，这个过程具有增大在用户数据比特内错误地检测到错误的概率的缺点，因为虽然从存储器读出的正确性校验码与加到所扫描的用户数据比特上的正确性校验码匹配但仍然有一定概率(虽然较小)在用户数据比特内还有错误(这个概率取决于正确性校验码的类型和长度)。
以上就本发明的一些具体实施例对本发明的系统作了说明，应理解此说明不是限制性的，因为对于该技术领域内的专业人员来说进一步的修改现在是显而易见的，而且应包含在所附权利要求书的范围内的这种修改。

Claims (15)

1.一种存储数据的方法，所述方法包括下列步骤：
(a)将数据的第一部分存储在非易失性存储器的具有第一错误概率的比特位置；
(b)将数据的第二部分存储在所述非易失性存储器的具有比所述第一错误概率低的第二错误概率的比特位置；
(c)将纠错奇偶校验比特与数据一起存储；
(d)从所述非易失性存储器读出数据和所述纠错奇偶校验比特；以及
(e)用所述纠错奇偶校验比特对所读出的数据进行纠错，其中所述第一部分的至少一个比特在所述第二部分的任何比特被纠正校验前被纠正校验。
2.权利要求1的方法，所述方法还包括下列步骤：
(f)在纠正校验所有的数据前停止进行所述纠错。
3.权利要求1的方法，还包括下列步骤：
(f)确定数据内的错误比特的个数；
(g)按照所述错误比特的个数，在纠正校验所有的数据前停止进行所述纠错。
4.权利要求1的方法，其中所述非易失性存储器用来在所述非易失性存储器的每个单元内存储多个比特。
5.一种存储设备，包括：
(a)用于存储数据的非易失性存储器；以及
(b)控制器，用来
(i)将所述数据的第一部分存储在非易失性存储器的具有
第一错误概率的比特位置，而将所述数据的至少第二部分存储在
非易失性存储器的具有比所述第一错误概率低的第二错误概率
的比特位置，以及
(ii)用纠错奇偶校验比特对所述数据进行纠错，其中所述第一部分的至少一个比特在所述第二部分的任何比特被纠正校
验前被纠正校验。
6.权利要求5的存储设备，其中所述控制器还用来在纠正校验所有的所述数据前停止所述纠错。
7.权利要求5的存储设备，其中所述控制器还用来确定所述数据内错误比特的个数和按照所述个数停止所述纠错。
8.权利要求5的存储设备，其中所述非易失性存储器用来在每个单元内存储多个比特。
9.权利要求5的存储设备，其中所述非易失性存储器是闪速存储器。
10.一种存储数据的方法，所述方法包括下列步骤：
(a)将数据存储在非易失性存储器内；
(b)将检错奇偶校验比特与数据一起存储；
(c)将纠错奇偶校验比特与数据一起但与所述检错奇偶校验比特分开存储；
(d)从所述非易失性存储器读出数据、所述检错奇偶校验比特和所述纠错奇偶校验比特；
(e)用所述纠错奇偶校验比特对所述读出的数据进行纠错；以及
(f)按照所述检错奇偶校验比特，在对所有的数据纠错后但在对任何所述纠错奇偶校验比特纠错前停止进行所述纠错。
11.权利要求10的方法，其中所述停止进行纠错只有在所述检错奇偶校验比特表示数据内不存在错误时才执行。
12.一种存储设备，包括：
(a)用于存储数据的非易失性存储器；以及
(b)控制器，用来
(i)将纠错奇偶校验比特和检错奇偶校验比特与所述数据一起存储，使得所述检错奇偶校验比特与所述纠错奇偶校验比特被分开存储，
(ii)从所述非易失性存储器读出所述数据、所述检错奇偶校验比特和所述纠错奇偶校验比特，以及
(iii)用所述纠错奇偶校验比特对所述读出的数据进行纠错，并按照所述检错奇偶校验比特，在对所有的所述数据纠错后但在对任何所述纠错奇偶校验比特纠错前停止所述纠错。
13.权利要求12的存储设备，其中所述控制器用来只有在所述检错奇偶校验比特表示在所述数据内不存在错误时才停止所述纠错。
14.权利要求12的存储设备，其中所述非易失性存储器用来在每个单元内存储多个比特。
15.权利要求12的存储设备，其中所述非易失性存储器是闪速存储器。
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