CN101436139A - Fpga下载方法和装置 - Google Patents

Abstract

本发明公开了FPGA下载方法和装置，该方法包括：将设备中所有FPGA的逻辑代码进行合并，生成合并代码；在合并代码的预定位置设置逻辑代码信息，逻辑代码信息包括每个FPGA的逻辑代码的序号、偏移地址、和代码长度；向设备发送升级命令，升级命令中包括需要升级的一个或多个FPGA的逻辑代码对应的序号；根据需要升级的一个或多个FPGA的逻辑代码的序号从合并代码的逻辑代码信息中确定需要升级的一个或多个FPGA的逻辑代码的偏移地址、代码长度；根据确定的逻辑代码的偏移地址、代码长度对相应的逻辑代码进行下载。通过本发明，解决了需要对设备上所有的FPGA的逻辑代码进行重新下载的问题，极大地降低了设备的业务中断时间。

Description

FPGA下载方法和装置

技术领域

本发明涉及通信领域，尤其涉及一种FPGA下载方法和装置。

背景技术

随着嵌入式技术的发展，嵌入式设备的集成性和编程灵活性日益提高，控制现场可编程门阵列(Field Programmable Gate Array，简称为FPGA)作为一种逻辑电路器件，由于其具有静态可重复编程或在线动态重构的特点，已广泛地应用于嵌入式设备特别是通信设备上，其能够提高嵌入式设备的集成性、灵活性和通用能力。

FPGA需要在FPGA逻辑代码下载成功后才能工作。目前，可以通过多种方式下载FPGA，例如，在FPGA调试阶段，一般通过联合测试行动组(Joint Test Action Group，简称为JTAG)的方式下载FPGA逻辑代码，在FPGA运行阶段，嵌入式设备的嵌入式软件一般通过FPGA管脚进行下载。

目前，对嵌入式设备的功能集成度和复杂度要求越来越高，嵌入式设备上集成了几片甚至数十片的FPGA，嵌入式设备需要花费大量的时间才能将所有的FPGA一次下载完成。如果需要对嵌入式设备中的一片或几片FPGA进行升级，则需要对嵌入式设备上所有的FPGA都进行重新下载升级，这样会影响嵌入式设备的正常功能或导致业务时间的中断。

发明内容

考虑到相关技术中存在的对嵌入式设备中的一片或几片FPGA进行升级时，需要对嵌入式设备上所有的FPGA都进行重新下载升级，影响嵌入式设备的正常功能或导致业务时间的中断的问题而提出本发明，为此，本发明的主要目的在于提供一种FPGA下载方法及装置，以解决上述问题。

根据本发明的一个方面，提供一种FPGA下载方法。

根据本发明的FPGA下载方法包括：将设备中所有控制现场可编程门阵列即FPGA的逻辑代码进行合并，生成合并代码；在合并代码的预定位置设置逻辑代码信息，逻辑代码信息包括设备中所有逻辑代码的总数目、每个FPGA的逻辑代码的序号、偏移地址、和代码长度，其中，逻辑代码的偏移地址为逻辑代码对应的FPGA的有效逻辑代码的起始位置，预定位置为合并代码的头位置；向设备发送升级命令，升级命令中包括需要升级的一个或多个FPGA的逻辑代码对应的序号；根据需要升级的一个或多个FPGA的逻辑代码的序号从合并代码的逻辑代码信息中确定需要升级的一个或多个FPGA的逻辑代码的偏移地址、代码长度；根据确定的逻辑代码的偏移地址、代码长度对相应的逻辑代码进行下载。

其中，逻辑代码相同的多个FPGA对应相同的序号、偏移地址、代码长度。

进一步地，该方法还包括：将逻辑代码相同的FPGA并联连接；将逻辑代码不同的FPGA串联连接。

根据本发明的另一个方面，提供一种FPGA下载装置。

根据本发明的FPGA下载装置包括：合并模块，用于将设备中所有控制现场可编程门阵列即FPGA的逻辑代码进行合并，生成合并代码；配置模块，用于在合并代码的预定位置设置逻辑代码信息，逻辑代码信息包括每个FPGA的逻辑代码的序号、偏移地址、和代码长度，其中，逻辑代码的偏移地址为逻辑代码对应的FPGA的有效逻辑代码的起始位置，预定位置为合并代码的头位置；发送模块，用于向设备发送升级命令，升级命令中包括需要升级的一个或多个FPGA的逻辑代码对应的序号；处理模块，用于根据需要升级的一个或多个FPGA的逻辑代码的序号从合并代码的逻辑代码信息中确定需要升级的一个或多个FPGA的逻辑代码的偏移地址、代码长度；下载模块，用于根据确定的逻辑代码的偏移地址、代码长度对相应的逻辑代码进行下载。

进一步地，该装置还包括连接操作模块，用于将逻辑代码相同的FPGA并联连接，并将逻辑代码不同的FPGA串联连接。

通过本发明的上述至少一个技术方案，通过在合并代码的预定位置设置合并信息，记录各FPGA对应的相关信息，实现对一个或多个FPGA的进行升级下载，解决了需要对设备上所有的FPGA的逻辑代码都进行重新下载的问题，相比于现有技术，减小了设备的业务中断时间。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1是根据本发明方法实施例的FPGA下载方法的流程图；

图2是根据本发明实施例的CPU与FPGA的连接关系示意图；

图3是根据本发明方法实施例的FPGA下载方法的详细处理流程图；

图4是根据图3所示方法的详细处理流程图；

图5是根据本发明方法实施例的合并代码的示意图；

图6是根据本发明装置实施例的FPGA下载装置的结构框图。

具体实施方式

功能概述

目前，多片FPGA下载方法或系统主要考虑设备上相同型号的多片FGPA下载相同的逻辑代码的情况，在这种情况下，可以通过使用硬件的方法来减小下载时间。由于目前的方法只针对设备相同型号的FPGA使用相同逻辑代码的情况，但大多数设备可能会采用多片不同型号的FPGA来完成其复杂的功能，因此需要对设备的FPGA全部重新下载。同时，目前的方法只是从硬件的角度考虑下载方法或系统。可以看出，现有方法缺少对多片FPGA特别是不同型号的FPGA在同一设备或单板使用条件下，灵活控制其中的某片或某几片FPGA下载的情况，往往因局部FPGA的升级而造成所有的FPGA需要重新下载，这增加了FPGA下载所需时间。

本发明的主要思路是：根据逻辑代码构造合并代码，通过在合并代码的预定位置设置合并信息，记录各FPGA对应的相关信息，即合并代码中的各逻辑代码的序号、偏移位置、代码长度等，实现对一个或多个FPGA的进行升级下载，其中，如果设备中有多片相同型号的FPGA使用相同逻辑代码，则只需要一份相同的逻辑代码与其他不同的逻辑代码进行合并。

下面将结合附图详细描述本发明。

方法实施例

在下文中，术语“存储介质”可以表示用于存储数据的一种或多种装置，包括只读存储器(ROM)、随机存取存储器(RAM)、磁RAM、磁心存储器、磁盘存储介质、光存储介质、闪存装置和/或用于存储信息的其他机器可读介质。术语“机器可读介质”包括但不限于便携式或固定存储装置、光存储装置、无线通道或能够存储、容纳、或承载指令和/或数据的各种其他介质。

另外，可以通过硬件、软件、固件、中间件、微码、硬件描述语言或其组合来实现实施例。当用软件、固件、中间件或微码来实现时，可以在诸如存储介质的机器可读介质中存储用于执行必要任务的程序代码或码段。(多个)处理器可以执行必要任务。码段可以表示进程、函数、子程序、程序、例行程序、子例行程序、模块、对象、软件包、类、或指令、数据结构、或程序语言的任意组合。通过传输和/或接收信息、数据、自变量、或存储内容来将码段耦合到另一码段或硬件电路。信息、自变量、参数、数据等可以经由包括存储器共享、消息传递、令牌传递、网络传输等的任意合适方式来传递、传输、或传送。

需要说明的是，为了便于描述，在下文中以步骤的形式示出并描述了本发明的方法实施例的技术方案，在下文中所示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。虽然在相关的附图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

根据本发明实施例，提供了一种FPGA下载方法。

图1是根据本发明实施例的FPGA下载方法的流程图，如图1所示，该方法包括以下步骤：

步骤S102，将设备中所有控制现场可编程门阵列(FPGA)的逻辑代码进行合并，生成合并代码；

步骤S104，在合并代码的预定位置设置逻辑代码信息，逻辑代码信息包括每个FPGA的逻辑代码的序号、偏移地址、和代码长度；

步骤S106，向设备发送升级命令，该升级命令中包括需要升级的一个或多个FPGA的逻辑代码对应的序号；

步骤S108，根据需要升级的一个或多个FPGA的逻辑代码的序号从合并代码的逻辑代码信息中确定需要升级的一个或多个FPGA的逻辑代码的偏移地址、代码长度；

步骤S110，根据确定的逻辑代码的偏移地址、代码长度对相应的逻辑代码进行下载。

通过本发明实施例提供的技术方案，通过在合并代码的预定位置设置合并信息，记录各FPGA对应的相关信息，实现对一个或多个FPGA的进行升级下载，解决了需要对设备上所有的FPGA的逻辑代码都进行重新下载的问题，且极大地降低了设备的业务中断时间。

优选地，本发明实施例对FPGA与CPU的物理连接进行了规定，如图2所示，使用不同逻辑代码的各FPGA与CPU串联连接，而使用相同逻辑代码的各FPGA之间与CPU并联连接。

图3是根据本发明方法实施例的FPGA下载方法的详细处理流程图，需要说明的是，为了便于理解，可以将描述的步骤分为两个阶段：第一阶段(步骤S301至步骤S306)，在该阶段说明了下载FPGA逻辑代码之前的工作；第二阶段(步骤S307至步骤S316)，该阶段说明了FPGA逻辑代码的下载过程。下面分别结合图3对两个阶段的处理进行详细说明，如图3所示，主要包括以下处理：

步骤S301：获取设备中所有FPGA的逻辑代码作为待合并代码，需要说明的是，如果设备中有多片FPGA使用相同的逻辑代码，则只需获取一份该相同的逻辑代码；

步骤S302：将步骤S301中的多个待合并代码进行合并，生成合并代码(对应于上述的步骤S102)，并记录合并代码的合并信息(即，上文所述的逻辑代码信息)(对应于上述的步骤S104)，将该合并信息设置在合并代码的预定位置上，例如，可以将合并信息放置在合并代码的起始位置上，即合并代码的头位置，其中，该合并信息包括所有逻辑代码的总数目、每个逻辑代码的序号、偏移地址、和代码长度等信息；

步骤S303：将合并代码保存至设备存储器的存储区域内或其他存储介质中；

步骤S304：判断是否对需要下载的FPGA进行单独下载，在判断结果为是的情况下，进行到步骤S305；否则，进行到步骤S306；

步骤S305：向设备发送FPGA升级命令(对应于上述的步骤S106)，并在升级命令中添加单独下载标识和需要升级的FPGA对应的逻辑代码序号，即，将单独下载标识和需要升级的FPGA对应的逻辑代码序号作为命令参数；

步骤S306：向设备发送FPGA升级命令；

步骤S307：判断设备是否收到升级命令，在判断结果为是的情况下，进行到步骤S307；否则，返回步骤S306；

步骤S308：从设备存储器的存储区域中获取合并代码，并设置单独下载计数；

步骤S309：判断升级命令中是否有单独下载标识，在判断结果为是的情况下，进行到步骤S310；否则，进行到步骤S316；

步骤S310：判断升级命令中是否有逻辑代码序号，在判断结果为是的情况下，进行到步骤S311；否则，进行到步骤S314；

步骤S311：将单独下载计数加1，并指向下一个命令参数；

步骤S312：判断命令参数中是否有相匹配的逻辑代码的序号，在判断结果为是的情况下，进行到步骤S313；否则，进行到步骤S315；

步骤S313：根据逻辑代码的序号确定该逻辑代码的偏移地址、代码长度(对应于上述的步骤S108)，并对相应的逻辑代码下载到相应的FPGA中(对应于上述的步骤S110)，之后，返回步骤S310执行相应的操作；

步骤S314：判断下载计数是否为0，在判断结果为是的情况下，进行到步骤S315；否则，流程结束；

步骤S315：上报相关错误信息；

步骤S316：遍历合并信息中的所有信息，根据信息将对应的FPGA逻辑代码下载到序号对应的FPGA中。

下面结合具体实例，对本发明时实施例的方法进行详细说明。假设在SDH传输设备中有一单板B使用了四片FPGA，其中，两片相同型号的FPGA为F1、F2，其使用相同逻辑代码D1，另外两片FPGA为F3、F4，使用的逻辑代码分别为D2、D3，如需要对该单板的F1、F2进行单独下载，如图4所示，可以通过以下步骤实施：

步骤S401：将D1、D2、D3进行，生成合并代码D(对应于上述的步骤S102)，并记录合并代码合并信息FileInfo(对应于上述的步骤S104)，例如，如图5所示，可以将FileInfo放置在D的起始位置、D1、D2、D3按照顺序排列在FileInfo后，其中FileInfo包括所有逻辑代码的数目3、D1的逻辑代码的序号N1、D1在D中偏移地址A1、D1的代码长度L1、D2的逻辑代码的序号N2、D2的在D中偏移地址A2、D2的代码长度L2、D3的逻辑代码的序号N3、D3的在D中偏移地址A3、D3的代码长度L3；

步骤S402：将D保存至B的一块存储区域内；

步骤S403：向B发送FPGA升级命令C(对应于上述的步骤S106)，在C中添加单独下载标识I，并将N1作为命令参数；

步骤S404：设备B收到FPGA升级命令C后，从保存D的存储区域内获取D，并设置单独下载计数S；

步骤S405：判断升级命令C中是否有单独下载标识，在判断结果为是的情况下，执行步骤S407；否则执行步骤S406；

步骤S406：遍历合并信息中的所有信息，根据信息将对应的FPGA逻辑代码下载到序号对应的FPGA中；

步骤S407：判断升级命令中C是否有逻辑代码序号，在判断结果为是的情况下，进行到步骤S408；否则，进行到步骤S410；

步骤S408：将单独下载计数S加1，并指向下一个命令参数；

步骤S409：从D的FileInfo中找到代码序号为N1的下载相关信息A1和L1(对应于上述的步骤S108)，并根据A1和L1，在D中找到相对应的D1，将D1下载到F1、F2中(对应于上述的步骤S110)；

步骤S410：判断下载计数S是否为0，在判断结果为是的情况下，流程结束；否则，进行到步骤S411。

装置实施例

根据本发明实施例，提供了一种FPGA下载装置，图6示出了根据本发明实施例的FPGA下载装置的结构框图，如图6所示，该装置包括合并模块10、配置模块20、发送模块30、处理模块40和下载模块50；上述各模块可以分立设置，部分地位于下文提到的设备当中，也可以整体作为独立于设备的装置而存在。

下面对各模块的功能进行说明。

合并模块10，用于将设备中所有控制现场可编程门阵列即FPGA的逻辑代码进行合并，生成合并代码；例如，该模块可用于执行上述的步骤S102；

配置模块20，连接至合并模块10，用于在合并模块10输出的合并代码的预定位置设置逻辑代码信息，逻辑代码信息包括每个FPGA的逻辑代码的序号、偏移地址、和代码长度，其中，该预定位置可以为合并代码的头位置，逻辑代码的偏移地址为所述逻辑代码对应的FPGA的有效逻辑代码的起始位置，例如，可以利用该模块执行上述的步骤S104，生成如图5所示的合并代码；

发送模块30，用于向设备发送升级命令，升级命令中包括需要升级的一个或多个FPGA的逻辑代码对应的序号；例如，该模块可用于执行上述的步骤S106；

处理模块40，连接至发送模块30和配置模块20，用于根据发送模块30中需要升级的一个或多个FPGA的逻辑代码的序号从配置模块20的合并代码的逻辑代码信息中确定需要升级的一个或多个FPGA的逻辑代码的偏移地址、代码长度；例如，该模块可用于执行上述的步骤S108；

下载模块50，连接至处理模块40，用于根据处理模块40确定的逻辑代码的偏移地址、代码长度对相应的逻辑代码进行下载；例如，该模块可用于执行上述的步骤S110。

另外，上述装置还可以包括还包括连接操作模块，用于将逻辑代码相同的FPGA并联连接，并将逻辑代码不同的FPGA串联连接，例如，可以利用该连接操作模块将生成如图2所示的连接关系示意图。

通过本发明实施例提供的FPGA的下载装置，通过在合并代码的预定位置设置合并信息，记录各FPGA对应的相关信息，实现对一个或多个FPGA的进行升级下载，解决了需要对设备上所有的FPGA的逻辑代码都进行重新下载的问题，且极大地降低了设备的业务中断时间。

如上，借助于本发明提供的FPGA下载方法和/或装置，通过在合并代码的预定位置设置合并信息，记录各FPGA对应的相关信息，实现对一个或多个FPGA的进行升级下载，解决了需要对设备上所有的FPGA的逻辑代码都进行重新下载的问题，且极大地降低了设备的业务中断时间，增加了软件参与控制，减少了局限性，增加了灵活性。

以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种FPGA下载方法，其特征在于，包括：

将设备中所有控制现场可编程门阵列即FPGA的逻辑代码进行合并，生成合并代码；

在所述合并代码的预定位置设置逻辑代码信息，所述逻辑代码信息包括每个FPGA的逻辑代码的序号、偏移地址、和代码长度；

向所述设备发送升级命令，所述升级命令中包括需要升级的一个或多个FPGA的逻辑代码对应的序号；

根据所述需要升级的一个或多个FPGA的逻辑代码的序号从所述合并代码的所述逻辑代码信息中确定需要升级的一个或多个FPGA的逻辑代码的偏移地址、代码长度；

根据确定的所述逻辑代码的偏移地址、代码长度对相应的逻辑代码进行下载。

2.根据权利要求1所述的方法，其特征在于，逻辑代码相同的多个FPGA对应相同的序号、偏移地址、代码长度。

3.根据权利要求1所述的方法，其特征在于，所述逻辑代码的偏移地址为所述逻辑代码对应的FPGA的有效逻辑代码的起始位置。

4.根据权利要求1所述的方法，其特征在于，所述逻辑代码信息还包括所述设备中所有逻辑代码的总数目。

5.根据权利要求1所述的方法，其特征在于，所述方法还包括：

将逻辑代码相同的FPGA并联连接；

将逻辑代码不同的FPGA串联连接。

6.根据权利要求1至5中任一项所述的方法，其特征在于，所述预定位置为所述合并代码的头位置。

7.一种FPGA下载装置，其特征在于，包括：

合并模块，用于将设备中所有控制现场可编程门阵列即FPGA的逻辑代码进行合并，生成合并代码；

配置模块，用于在所述合并代码的预定位置设置逻辑代码信息，所述逻辑代码信息包括每个FPGA的逻辑代码的序号、偏移地址、和代码长度；

发送模块，用于向所述设备发送升级命令，所述升级命令中包括需要升级的一个或多个FPGA的逻辑代码对应的序号；

处理模块，用于根据所述需要升级的一个或多个FPGA的逻辑代码的序号从所述合并代码的所述逻辑代码信息中确定需要升级的一个或多个FPGA的逻辑代码的偏移地址、代码长度；

下载模块，用于根据确定的所述逻辑代码的偏移地址、代码长度对相应的逻辑代码进行下载。

8.根据权利要求7所述的装置，其特征在于，所述装置还包括连接操作模块，用于将逻辑代码相同的FPGA并联连接，并将逻辑代码不同的FPGA串联连接。

9.根据权利要求7或8所述的装置，其特征在于，所述逻辑代码的偏移地址为所述逻辑代码对应的FPGA的有效逻辑代码的起始位置。

10.根据权利要求7或8所述的装置，其特征在于，所述预定位置为所述合并代码的头位置。

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