[go: up one dir, main page]

CN101405812A - 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作 - Google Patents

编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作 Download PDF

Info

Publication number
CN101405812A
CN101405812A CNA2007800094350A CN200780009435A CN101405812A CN 101405812 A CN101405812 A CN 101405812A CN A2007800094350 A CNA2007800094350 A CN A2007800094350A CN 200780009435 A CN200780009435 A CN 200780009435A CN 101405812 A CN101405812 A CN 101405812A
Authority
CN
China
Prior art keywords
memory device
volatile memory
state
data
programming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800094350A
Other languages
English (en)
Other versions
CN101405812B (zh
Inventor
龟井辉彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/425,116 external-priority patent/US7352628B2/en
Application filed by SanDisk Corp filed Critical SanDisk Corp
Priority claimed from PCT/US2007/069713 external-priority patent/WO2007149678A2/en
Publication of CN101405812A publication Critical patent/CN101405812A/zh
Application granted granted Critical
Publication of CN101405812B publication Critical patent/CN101405812B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

非易失性存储器读取操作在存储器单元的表观阈值电压可能已移位时补偿浮动栅极耦合。可使用基于从相邻存储器单元读取的电荷电平的参考值来读取所关注的存储器单元。错读所述相邻单元可在特定编程方法中具有较大影响，且更具体来说，可在这些方法中读取相邻存储器单元的特定状态或特定电荷电平时具有较大影响。在一个实施例中，对存储器单元进行编程以在其中错读相邻存储器单元更有害的特定状态之间创建较宽容限。此外，在一个实施例中，当以某些参考电平读取时而非以其它参考电平(例如，其中已创建较宽容限的参考电平)读取时，通过基于相邻单元的状态补偿浮动栅极耦合来读取存储器单元。

Description

编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作
技术领域
本发明涉及编程非易失性存储器。
背景技术
半导体存储器装置已越来越普遍地用于各种电子装置中。举例来说，非易失性半导体存储器正用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。电可擦除可编程只读存储器(EEPROM)(包含快闪电可擦除可编程只读存储器)及电可编程只读存储器(EPROM)是最普遍的非易失性半导体存储器。
快闪存储器系统的一个实例使用“与非”结构，其包含夹在两个选择栅极之间串联布置的多个晶体管。所述串联的晶体管及选择栅极称作“与非”串。图1是显示一个“与非”串的俯视图。图2是“与非”串的等效电路。图1及2中描绘的“与非”串包含夹在第一选择栅极120与第二选择栅极122之间的四个串联晶体管100、102、104及106。选择栅极120将“与非”串连接到位线126。选择栅极122将”与非”串连接到源极线128。通过经由选择线SGD将适当电压施加到控制栅极120CG来控制选择栅极120。通过经由选择线SGS将适当电压施加到控制栅极122CG来控制选择栅极122。晶体管100、102、104及106的每一者均包含控制栅极及浮动栅极，以形成存储器单元的栅极元件。举例来说，晶体管100包含控制栅极100CG及浮动栅极100FG。晶体管102包含控制栅极102CG及浮动栅极102FG。晶体管104包含控制栅极104CG及浮动栅极104FG。晶体管106包含控制栅极106CG及浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，及控制栅极106CG连接到字线WL0。
应注意，尽管图1及2显示“与非”串中的四个存储器单元，但使用四个晶体管仅作为实例提供。“与非”串可具有少于四个存储器单元或多于四个存储器单元。举例来说，一些“与非”串将包含八个存储器单元、16个存储器单元、32个存储器单元等。本文的论述并不局限于“与非”串中的任何特定数量的存储器单元。
使用“与非”结构的快闪存储器系统的典型架构将包含数个“与非”串。举例来说，图3显示具有更多“与非”串的存储器阵列的三个“与非”串202、204及206。图3的“与非”串的每一者包含两个选择晶体管或栅极及四个存储器单元。举例来说，“与非”串202包含选择晶体管220及230，及存储器单元222、224、226及228。“与非”串204包含选择晶体管240及250，及存储器单元242、244、246及248。每一串均由一个选择栅极(例如，选择栅极230及选择栅极250)连接到源极线。使用选择线SGS来控制源极侧选择栅极。由选择线SGD控制的选择栅极220、240等将各种“与非”串连接到相应的位线。在其它实施例中，选择线未必需要是共用的。字线WL3连接到存储器单元222及存储器单元242的控制栅极。字线WL2连接到存储器单元224及存储器单元244的控制栅极。字线WL1连接到存储器单元226及存储器单元246的控制栅极。字线WL0连接到存储器单元228与存储器单元248的控制栅极。由此可见，位线及相应的“与非”串包括存储器单元阵列的一列。字线(WL3、WL2、WL1及WL0)包括所述阵列的各行。每一字线连接所述列中的每一存储器单元的控制栅极。举例来说，字线WL2连接到存储器单元224、244及252的控制栅极。
“与非”型快闪存储器及其操作的相关实例提供于以下美国专利/专利申请案中，所有所述美国专利/专利申请案以引用的方式并入本文中：第5,570,315号美国专利、第5,774,397号美国专利、第6,046,935号美国专利、第6,456,528号美国专利及系列号为09/893,277(公开号US2003/0002348)的美国专利申请案。
每一存储器单元可存储数据(模拟或数字)。当存储一个位的数字数据时，将存储器单元(通常称作二进制存储器单元)的可能阈值电压的范围划分为两个范围，所述两个范围被指派逻辑数据“1”及“0”。在“与非”型快闪存储器的一个实例中，在擦除存储器单元之后阈值电压为负，且被定义为逻辑“1”。在编程操作之后阈值电压为正，且被定义为逻辑“0”。当阈值电压为负并通过向控制栅极施加0伏来尝试读取时，存储器单元将导通以指示正存储逻辑1。当阈值电压为正且通过向控制栅极施加0伏来尝试读取操作时，存储器单元将不导通，此指示正存储逻辑0。多状态存储器单元还可存储多个层级的信息，举例来说，多个位的数字数据。在存储多个层级的数据的情况下，将可能阈值电压的范围划分成数据层级的数量。举例来说，如果存储四个信息层级，那么将存在四个阈值电压范围，其被指派为数据值“11”、“10”、“01”及“00”。在“与非”型存储器的一个实例中，在擦除操作之后阈值电压为负且被定义为“11”。将三个不同的正阈值电压用于“10”、“01”及“00”的状态。编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系取决于适于存储器单元的数据编码方案。举例来说，第6,222,762号美国专利及于2003年6月13日申请的第10/461,244号美国专利申请案“追踪存储器系统的单元(Tracking Cells For AMemory System)”描述了用于多状态快闪存储器单元的各种数据编码方案，所述两者以全文引用的方式并入本文中。另外，根据本揭示内容的实施例可应用于存储多于两个位的数据的存储器单元。
在编程电可擦除可编程只读存储器或快闪存储器装置时，通常将编程电压施加到控制栅极且将位线接地。来自通道的电子被注射到浮动栅极中。当电子在浮动栅极中积累时，浮动栅极变成带负电荷，且提升存储器单元的阈值电压，使得存储器单元处于经编程状态。所述单元的浮动栅极电荷及阈值电压可指示对应于所存储数据的特定状态。关于编程的更多信息可在2003年3月5日申请的标题为“自升压技术(SelfBoosting Technique)”的第10/379,608号美国专利申请案及2003年7月29日申请的标题为“检测经编程存储器(Detecting Over Programmed Memory)”的第10/629,068号美国专利申请案中找到，所述两个申请案以全文引用的方式并入本文中。
存储于一动栅极上的表观电荷的移位可由于基于相邻浮动栅极中所存储的电荷的电场耦合而发生。此浮动栅极到浮动栅极耦合现象描述于第5,867,429号美国专利中，所述美国专利以全文引用的方式并入本文中。所述浮动栅极到浮动栅极耦合现象更明显地(尽管并不独有地)发生于已在不同时间被编程的邻近存储器单元组之间。举例来说，第一存储器单元可经编程以将电荷电平添加到其对应于一组数据的浮动栅极。随后，将一个或一个以上邻近存储器单元编程以将电荷电平添加到其对应于一组数据的浮动栅极。在编程一个或一个以上邻近存储器单元之后，由于耦合到第一存储器单元的邻近存储器单元上的电荷的影响，从第一存储器单元读取的电荷电平将显现为不同于其被编程时的电荷电平。来自邻近存储器单元的耦合可使得从选定存储器单元读取的表观电荷电平移位足以导致错误读取所存储数据的量。
随着存储器单元的大小继续缩小，由于短通道影响、更大的氧化物厚度/耦合比率变化及更大的通道掺杂剂波动，预计阈值电压的自然编程及擦除分布将增加，而此减少邻近状态之间的可用分离。此影响对多状态存储器比对使用仅两种状态的二进制存储器将显著得多。减小字线之间及位线之间的间距还将增加邻近浮动栅极之间的耦合。浮动栅极到浮动栅极耦合的影响对多状态装置将更为重要，因为在多状态装置中，允许阈值电压范围及禁止范围(表示不同存储器状态的两个不同阈值电压范围之间的范围)比二进制装置中窄。因此，浮动栅极到浮动栅极耦合可导致存储器单元从允许阈值电压范围移位到禁止范围。
因此，需要具有一种有效地管理浮动栅极耦合的前述问题的非易失性存储器。
发明内容
本文所述技术尝试解决非易失性存储器中浮动栅极耦合的影响。非易失性存储器读取操作可在存储器单元的表观阈值电压可能已移位时补偿浮动栅极耦合。可使用基于从相邻存储器单元读取的电荷电平的参考值来读取所关注的存储器单元。错读所述相邻单元可在特定编程方法中具有较大影响，且更具体来说，可能在这些方法中读取所述相邻存储器单元的特定状态或特定电荷电平时具有较大影响。在一个实施例中，存储器单元经编程以在其中错读一相邻存储器单元更有害的特定状态之间创建较宽容限。此外，在一个实施例中，当以某些参考电平读取时而非以其它参考电平(例如，其中已创建较宽容限的参考电平)读取时，通过基于相邻单元的状态补偿浮动栅极耦合来读取存储器单元。
在一个实施例中，提供一种读取非易失性存储装置的方法，所述方法响应于接收读取第一非易失性存储元件的请求，读取邻近所述第一非易失性存储元件的第二非易失性存储元件。应用第一参考，从而以第一经编程状态与第二经编程状态之间的电平读取所述第一非易失性存储元件，及应用第二参考，从而以所述第二经编程状态与所述第三经编程状态之间的电平读取第一非易失性存储元件。当所述第二非易失性存储元件处在第一子组的物理状态中时，使用以第一电平应用所述第一参考的结果及以第二电平应用所述第二参考的结果来确定所述第一非易失性存储元件的数据。当所述第二非易失性存储元件处在第二子组的物理状态中时，使用以所述第一电平应用所述第一参考的结果及以所述第三电平应用所述第二参考的结果来确定所述第一非易失性存储元件的数据。
在一个实施例中，提供一种非易失性存储器系统，所述非易失性存储器系统包含来自一组编程在一起的存储器单元的第一存储器单元群组、来自所述组的第二存储器单元群组及来自所述组的第三存储器单元。将第一群组编程到与第一阈值电压范围相关联的第一经编程状态，且将第二群组编程到与第二阈值电压范围相关联的第二经编程状态。所述第一及第二阈值电压范围界定所述第一经编程状态与所述第二经编程状态之间的第一大小的第一容限。将第三群组编程到与第三阈值电压范围相关联的第三经编程状态。所述第二及第三阈值电压范围界定所述第二经编程状态与所述第三经编程状态之间的第二大小的第二容限，所述第二大小小于所述第一大小。
通过阅读本发明的说明书、图及权利要求书，可获得所揭示技术的实施例的其它特征、方面及目的。
附图说明
图1是“与非”串的俯视图。
图2是图1的“与非”串的等效电路图。
图3是描绘三个“与非”串的电路图。
图4是非易失性存储器系统的一个实施例的框图。
图5图解说明存储器阵列的实例性组织。
图6描绘根据一个实施例的编程电压信号。
图7描绘一实例性组的阈值电压分布及全序列编程过程。
图8描绘一实例性组的阈值电压分布及两遍编程过程。
图9A描绘在被编程之前连接到第一字线的存储器单元群组的实例性阈值电压分布。
图9B描绘在被编程之后连接到邻近图9A的第一字线的第二字线的存储器单元群组的实例性阈值电压分布。
图10A描绘在被编程之后图9A的存储器单元群组的阈值电压分布。
图10B描绘在编程图10A所描绘的存储器单元群组之后图9B的存储器单元群组的阈值电压分布。
图11描绘图10B的存储器单元的阈值分布，其中偏移读取参考电压用于补偿浮动栅极耦合。
图12A到图12C描绘存储器单元群组的实例性阈值电压分布及编程过程，所述编程过程在编程邻近群组的存储器单元的前面页之后编程所述存储器单元群组的选择数据页，以减小浮动栅极耦合影响。
图13A到图13B描绘根据图12A到图12C的过程所编程的存储器单元的浮动栅极耦合的影响，及用于补偿浮动栅极耦合的实例性读取参考电压值。
图14图解说明根据一个实施例的编程及读取技术，及根据所述编程技术编程的存储器单元群组的阈值电压分布。
图15是流程图，其描述用于编程非易失性存储器以在选择存储器状态之间创建较大容限的过程的一个实施例。
图16是流程图，其描述用于验证非易失性存储器的编程以在选择存储器状态之间创建较大容限的过程的一个实施例。
图17是流程图，其描述用于读取非易失性存储器的过程的一个实施例。
图18是流程图，其描述用于从非易失性存储器单元读取上部页数据的过程的一个实施例。
图19是流程图，其描述用于在不使用补偿的情况下读取数据的过程的一个实施例。
图20是流程图，其描述用于在针对浮动栅极耦合使用补偿的同时读取数据的过程的一个实施例。
图21是流程图，其描述用于针对浮动栅极耦合使用补偿而读取上部页数据的过程的一个实施例。
具体实施方式
图4是可用于实施本揭示内容的一个或一个以上实施例的快闪存储器系统的一个实施例的框图。还可使用其它系统及实施方案。存储器单元阵列302由列控制电路304、行控制电路306、c-源极控制电路310及p-阱控制电路308控制。列控制电路304连接到存储器单元阵列302的位线，以用于读取存储于存储器单元中的数据，用于在编程操作期间确定存储器单元的状态，及用于控制位线的电位电平以促成或禁止编程及擦除。行控制电路306连接到字线以选择字线、施加读取电压、施加与列控制电路304控制的位线电位电平相结合的编程电压，及施加擦除电压。C-源极控制电路310控制连接到存储器单元的共用源极。P-阱控制电路308控制p-阱电压。
存储于存储器单元中的数据由列控制电路304读出，并经由数据输入/输出缓冲器312输出到外部I/O线。待存储于存储器单元中的编程数据则经由外部I/O线输入到数据输入/输出缓冲器312，并被输送到列控制电路304。外部I/O线连接到控制器318。
列控制电路304可包含多个感测区块320，每一感测区块与一个或一个以上位线相关联以执行感测操作。举例来说，单个感测区块可与八个位线相关联，且包含一个共用部分及八个单独感测模块供用于个别位线。为获得进一步的细节，参照2004年12月29日申请的第11/026,536号美国专利申请案“非易失性存储器及具有对感测放大器集合的共享处理的方法(Non-Volatile Memory&Method with Shared Processingfor an Aggregate of Sense Amplifiers)”，所述申请案以引用的方式并入本文中。感测模块320确定所连接位线中的传导电流或其它参数是在预定阈值电平之上还是之下。所述感测模块可确定存储于所感测存储器单元中的数据并将所确定的数据存储于数据锁存器堆叠322中。数据锁存器堆叠322用于存储在读取操作期间确定的数据位。所述数据锁存器堆叠322还用于在编程操作期间将经编程的数据位存储于存储器中。在一个实施例中，每一感测模块320的数据锁存器堆叠322包含三个数据锁存器。感测模块还可包含位线锁存器，所述位线锁存器用于在所连接的位线上设定电压条件。举例来说，锁存于位线锁存器中的预定状态可导致所连接位线被拉到指定编程禁止的状态(例如，Vdd)。
用于控制快闪存储器装置的命令数据被输入到控制器318。命令数据将所请求的操作通知快闪存储器。输入命令被输送到状态机316，状态机316是控制电路315的一部分。状态机316控制列控制电路304、行控制电路306、c-源极控制310、p-阱控制电路308及数据输入/输出缓冲器312。状态机316还可输出快闪存储器的状态数据，例如READY/BUSY(就绪/忙碌)或PASS/FAIL(通过/失败)。
控制器318连接到主机系统(例如，个人计算机、数码相机或个人数字助理等)，或可与所述主机系统相连接。所述控制器318与主机通信，所述主机起始命令以(例如)将数据存储到存储器阵列302或从存储器阵列302读取数据，并提供或接收此数据。控制器318将所述命令转换成可由命令电路314解译及执行的命令信号，命令电路314是控制电路315的一部分。命令电路314与状态机316通信。控制器318通常含有缓冲器存储器供用于将用户数据写入到存储器阵列或从存储器阵列读取用户数据。
一个实例性存储器系统包括一个集成电路，所述集成电路包含控制器318及一个或一个以上集成电路芯片，每一集成电路芯片含有存储器阵列及相关联的控制、输入/输出及状态机电路。存在将系统的存储器阵列及控制器电路一起集成于一个或一个以上集成电路芯片上的趋势。存储器系统可作为主机系统的一部分嵌入，或者可包含在以可拆卸方式插入到主机系统中的存储器卡(或其它封装)中。此卡可包含整个存储器系统(例如，包含控制器)，或仅包含具有相关联的外围电路的存储器阵列(其中控制器或控制功能被嵌入主机中)。因此，控制器可嵌入主机中或包含在可拆卸存储器系统内。
参照图5，描述存储器单元阵列302的实例性结构。作为一个实例，描述被分割成1024个区块的“与非”快闪电可擦除可编程只读存储器。可同时擦除存储于每一区块中的数据。在一个实施例中，区块是同时擦除的单元的最小单位。通过将p-阱提升到擦除电压(例如，20伏)并将选定区块的字线接地来擦除存储器单元。源极线及位线是浮动的。可对整个存储器阵列、单独区块、或另一单位的单元执行擦除。电子被从浮动栅极输送到p-阱区，且阈值电压变为负(在一个实施例中)。
在图5的实例中的每一区块中，存在8,512个列。每一区块通常被划分成一定数量的页，页可以是编程单位。用于编程的其它数据单位也是可能的且是可预期的。在一个实施例中，可将个别页划分成段，且所述段可含有作为基本编程操作一次写入的最少数量的单元。在一个行的存储器单元中通常存储有一个或一个以上数据页。
在图5中的实例的每一区块中，存在8,512个被划分成偶数列及奇数列的列。位线被划分成偶数位线(BLe)及奇数位线(BLo)。在奇数/偶数字线架构中，在一段时间编程沿共用字线且连接到奇数字线的存储器单元，而在另一段时间编程沿共用字线且连接到偶数字线的存储器单元。图5显示经串联连接以形成“与非”串的四个存储器单元。尽管图中显示每一“与非”串中包含四个单元，但还可使用多于或少于四个单元(例如，16个、32个或其它数量)。“与非”串的一个端子经由第一选择晶体管或栅极(其连接到选择栅极漏极线SGD)连接到对应位线，且另一端子经由第二选择晶体管(其连接到选择栅极源极线SGS)连接到c-源极。
在一个实施例的读取及编程操作期间，同时选择4,256个存储器单元。选定定存储器单元具有相同的字线(例如，WL2)，及相同种类的位线(例如，偶数字线)。因此，可同时读取或编程532个字节的数据。被同时读取或编程的这些532个字节的数据形成逻辑页。因此，在此实例中，一个区块可存储至少8个页。当每一存储器单元存储两个位的数据(例如，多状态单元)时，例如上述区块的区块可存储16个页(或举例来说，8个页的每一者包含1064个字节)。在各实施例中还可使用其它大小的区块及页。在一个实施例中，被同时选择的一组存储器单元可存储多于一个数据页。
可根据实施例使用不同于图4及5的架构。在一个实施例中，不将位线划分成奇数字线及偶数字线。所述架构一般称作全位线架构。在全位线架构中，在读取及编程操作期间同时选择区块的所有位线。同时编程沿共用字线且连接到任一位线的存储器单元。为获得关于不同位线架构及相关联的操作技术的更多信息，参见2005年四月5日申请的标题为“补偿非易失性存储器的读取操作期间的耦合(Compensating forcoupling during Read Operations of Non-Volatile Memory)”的第11/099,133号美国专利申请案，所述专利申请案以全文引用的方式并入本文中。
在读取及验证操作中，将选定区块的选择栅极提升到一个或一个以上选择电压，且将选定区块的未选字线(例如，WL0、WL1及WL3)提升到读取通过电压(例如，4.5伏)，以使得晶体管作为通过栅极来操作。选定区块的选定字线(例如，WL2)连接到参考电压，所述参考电压的电平是针对每一读取及验证操作所指定，以确定所关注存储器单元的阈值电压是在此电平之上还是之下。举例来说，在一个位存储器单元的读取操作中，将选定字线WL2接地，以检测阈值电压是否高于0伏。在一个位存储器单元的验证操作中，举例来说，将选定字线WL2连接到0.8伏，以便随着编程的进展而验证阈值电压是否已达到0.8伏。在读取及验证期间，源极及p-阱为0伏。选定位线(BLe)被预充电到(例如)0.7伏的电平。如果阈值电压高于读取或验证电平，那么所关注位线(BLe)的电位电平因相关联的不传导存储器单元而维持高电平。另一方面，如果阈值电压低于读取或验证电平，那么所关注位线(BLe)的电位电平因传导存储器单元而降到低电平，例如低于0.5伏。可根据实施例使用其它电流及电压感测技术。在多状态单元的读取或感测期间，状态机316步进穿过对应于各种存储器状态的各种预定控制栅极参考电压。感测模块将在所述电压中的一者处跳闸，且将从所述感测模块提供输出。通过考虑跳闸事件及来自状态机的关于所施加控制栅极电压的信息，感测模块中的处理器可确定所得存储器状态。计算存储器状态的二进制编码计算并将其存储于数据锁存器中。
在编程及验证操作期间，待编程到一组单元的数据可存储于每一位线的数据锁存器322组中。存储器的漏极及p-阱接收0伏，而经寻址的存储器单元的控制栅极接收一系列量值不断增加的编程脉冲。在一个实施例中，所述系列中的脉冲量值介于12伏到24伏的范围内。在其它实施例中，所述范围可不同，例如具有高于12伏的开始电平。在编程期间，在各编程脉冲之间进行验证操作。在每一编程脉冲之间读取经平行编程的每一单元的经编程电平，以确定所述经编程电平是否已达到或超过其将被编程到的状态的验证电平。所述验证电平可以是对应存储器状态中单元的目标最小阈值电压。一种验证编程的手段是测试特定比较点处的传导。验证为已经充分编程的单元被锁定，以禁止进一步编程。经验证单元位线的电压从0伏提升到Vdd(例如，2.5伏)，以视随后编程脉冲终止对所述单元的编程过程。在一些情况中，脉冲数量受到限制(例如，20个脉冲)，且如果最后一个脉冲未能充分编程既定存储器单元，那么表示错误。
图6描绘根据一个实施例的编程电压信号。此信号具有一组量值不断增加的脉冲。所述脉冲的量值随每一脉冲增加预定的步长大小。在包含存储多个位的数据的存储器单元的一个实施例中，实例性步长大小为0.2伏(或0.4伏)。每一编程脉冲之间的是验证脉冲。图6的信号表示四状态存储器单元，因此，其包含三个验证脉冲。举例来说，在编程脉冲330与332之间存在三个连续验证脉冲。第一验证脉冲334描绘为处于0伏验证电压电平处。第二验证脉冲336以第二验证电压电平跟随第一验证脉冲。第三验证脉冲338以第三验证电压电平跟随第二验证脉冲336。能够以八种状态存储数据的多状态存储器单元可能需要在七个比较点处执行验证操作。因此，依序施加七个验证脉冲以在两个连续编程脉冲之间以七个验证电平执行七个验证操作。基于所述七个验证操作，所述系统可确定存储器单元的状态。一种用于减小验证时间负担的手段是使用更有效的验证过程，举例来说，如以下专利申请案中揭示的验证过程：2002年12月5日申请的标题为“用于多状态存储器的智能验证(Smart Verify for Multi-StateMemories)”的第10/314,055号美国专利申请案；2005年10月27日申请的标题为“使用智能验证编程多状态非易失性存储器的方法(Method for Programming ofMulti-State Non-Volatile Memory Using Smart Verify)”的第11/259,799号美国专利申请案；及2005年10月27日申请的标题为“使用智能验证编程多状态非易失性存储器的设备(Apparatus for Programming of Multi-State Non-Volatile Memory Using SmartVerify)”的第11/260,658号美国专利申请案，所有所述专利申请案以全文引用的方式并入本文中。
上述擦除、读取及验证操作是根据此项技术中已知的技术执行的。因此，所属领域的技术人员可改变所解释的许多细节。
在成功的编程过程结束时，存储器单元的阈值电压应适当地处在经编程存储器单元的阈值电压的一个或一个以上分布内，或处在经擦除存储器单元的阈值电压的分布内。图7图解说明当每一存储器单元存储两个位的数据时，存储器单元群组的阈值电压分布。图7显示用于经擦除存储器单元的第一阈值电压分布E，及用于经编程存储器单元的三个阈值电压分布A、B及C。在一个实施例中，E分布中的阈值电压为负，且A、B及C分布中的阈值电压为正。
图7的每一不同阈值电压范围对应于所述组数据位的预定值。编程到存储器单元中的数据与所述单元的阈值电压电平之间的特定关系取决于所述单元所采用的数据编码方案。在一个实施例中，使用格雷码指派将数据值指派给阈值电压范围，以使得如果浮动栅极的阈值电压错误地移位到其相邻物理状态，那么仅一个位将受到影响。然而，在其它实施例中，不使用格雷码。一个实例是将“11”指派给阈值电压范围E(状态E)，将“10”指派给阈值电压范围A(状态A)，将“00”指派给阈值电压范围B(状态B)，及将“01”指派给阈值电压范围C(状态C)。尽管图7显示四种状态，但根据本揭示内容的实施例还可与其它多状态结构一起使用，包含那些包含多于或少于四种状态的多状态结构。
图7显示用于从存储器单元读取数据的三个读取参考电压Vra、Vrb及Vrc。通过测试既定存储器单元的阈值电压是在Vra、Vrb及Vrc之上还是之下，系统可确定所述存储器单元处于什么状态。如果存储器单元在Vra下传导，那么存储器单元处于状态E。如果存储器单元在Vrb及Vrc下但不在Vra下传导，那么存储器单元处于状态A。如果存储器单元在Vrc下但不在Vra及Vrb下传导，那么存储器单元处于状态B。如果存储器单元在Vra、Vrb或Vrc下均不传导，那么存储器单元处于状态C。图7还显示彼此相等间隔开的三个验证参考电压Vva、Vvb及Vvc。当将存储器单元编程到状态A时，系统测试所述存储器单元是否具有一大于或等于Vva的阈值电压。当将存储器单元编程到状态B时，系统将测试存储器单元是否具有大于或等于Vvb的阈值电压。当将存储器单元编程到状态C时，系统将确定存储器单元是否具有大于或等于Vvc的阈值电压。所述验证电压界定指派给特定物理状态的阈值电压范围及其间的禁止范围。将验证电平间隔开以在一个状态中的最高阈值电压与下一状态中的最低阈值电压之间提供充足容限。自然出现的较大容限存在于经擦除状态E与第一经编程状态A之间。
图7进一步描绘全序列编程。在全序列编程中，将存储器单元从经擦除状态E直接编程到编程状态A、B或C中的任一者。可首先擦除待编程的存储器单元群体，以使得所有存储器单元均处于经擦除状态E。随后将一系列编程电压脉冲施加到选定存储器单元的控制栅极，以将存储器单元直接编程为状态A、B或C。当将一些存储器单元从状态E编程到状态A时，其它存储器单元将被从状态E编程到状态B及/或从状态E编程到状态C。
图8图解说明两遍技术的实例，所述两遍技术用于编程存储两个不同页(上部页及下部页)的数据的多状态存储器单元。所描绘的四种状态是：状态E(11)、状态A(10)、状态B(00)及状态C(01)。对于状态E来说，两个页均存储“1”。对于状态A来说，下部页存储“0”，且上部页存储“1”。对于状态B来说，两个页均存储“0”。对于状态C来说，下部页存储“1”且上部页存储“0”。应注意，尽管已将特定位形式指派给所述状态的每一者，但还可指派不同的位形式。在第一遍编程中，根据待编程到下部逻辑页中的位来设定单元的阈值电压电平。如果所述位是逻辑“1”，那么阈值电压不改变，因为所述阈值电压由于较早已被擦除而处于适当状态。然而，如箭头450所示，如果待编程的位是逻辑“0”，那么单元的阈值电平增加到状态A。此结束第一遍编程。
在第二遍编程中，根据被编程到上部逻辑页中的位来设定单元的阈值电压电平。如果上部逻辑页位将存储为逻辑“1”，那么不发生编程，因为所述单元处于状态E或A(两种状态均携载“1”的上部页位)中的一者中，此取决于下部页位的编程。如果上部页位将变成逻辑“0”，那么阈值电压被移位。如果第一遍导致单元保持在经擦除状态E，那么在第二阶段中，如箭头454所描绘，所述单元经编程，以使得阈值电压增加到处于状态C内。如果作为第一遍编程的结果已将所述单元编程到状态A，那么如箭头452所描绘，所述存储器单元在第二遍中得到进一步编程，以使得阈值电压增加到处于状态B内。第二遍的结果是将所述单元编程为经指定用于为上部页存储逻辑“0”而不改变下部页数据的状态。
在一个实施例中，如果写入足够数据以填满整个页，那么系统可经设置以执行全序列写入。如果写入的数据不足以填满整个页，那么编程过程可以所接收的数据编程下部页。当接收到随后数据时，系统将接着编程上部页。在又一实施例中，系统可使用两遍技术开始写入数据，且如果随后接收到的数据足够填满整个字线(或一字线的大部分)的存储器单元，那么转换到全序列编程模式。此实施例的更多细节揭示于发明人塞奇阿纳托列维奇格罗别兹(及李扬(Yan Li)于2004年12月14日申请的标题为“使用早期数据的非易失性存储器的管道式编程(Pipelined Programming ofNon-Volatile Memories Using Early Data)”的第11/013,125号美国专利申请案中，所述专利申请案以全文引用的方式并入本文中。
浮动栅极耦合可在读取操作期间导致不可恢复的错误，此可使得读取期间的错误恢复性能成为必要。由于来自存储于相邻存储器单元的浮动栅极或其它电荷存储区(例如，介电电荷存储区)处的电荷的电场耦合，存储于所述存储器单元的浮动栅极上的电荷可经受表观移位。尽管在理论上，来自存储器阵列中的任一存储器单元的浮动栅极上的电荷的电场可耦合到所述阵列中的任一其它存储器单元的浮动栅极，但对邻近存储器单元的影响最显而易见及值得注意。邻近存储器单元可包含：处在同一位线上的相邻存储器单元、处在同一字线上的相邻存储器单元、或处在相邻位线及相邻字线上且因此在对角线方向上彼此邻近的相邻存储器单元。电荷的表观移位可在读取存储器单元的存储器状态时导致错误。
浮动栅极耦合的影响在目标存储器单元之后编程邻近所述目标存储器单元的存储器单元的情形中最显而易见，然而，其影响还可在其它情形中看到。置于邻近存储器单元的浮动栅极上的电荷，或所述电荷的一部分将通过电场耦合有效地耦合到目标存储器单元，从而导致目标存储器单元的阈值电压的表观移位。存储器单元的表观阈值电压可在编程之后移位到所述存储器单元在所施加的参考读取参考电压下将不导通及断开(传导)的程度，如同存储器单元处在打算将其编程到的存储器状态一样。
通常，以邻近源极侧选择栅极线的字线(WL0)开始存编程储器单元行。此后，编程通过字线(WL1，WL2，WL3等)依序穿过单元串而继续进行，使得在完成先前字线(WLn)的编程(将字线的每一单元置于其最终状态中)之后在邻近字线(WLn+1)中编程至少一个数据页。此编程形式会因浮动栅极耦合而在存储器单元已被编程之后导致其阈值电压的表观移位。针对除待编程的串的最后字线外的每一字线，在完成所关注字线的编程后编程邻近字线。添加到邻近、随后编程的字线上的存储器单元的浮动栅极的负电荷提升所关注字线上的存储器单元的表观阈值电压。
图9A-10B描绘浮动栅极耦合对使用图7中所描绘的全序列编程所编程的一组存储器单元的影响。图9B描绘在被编程之后选定字线WLn的一组存储器单元的阈值电压分布。分布500描绘在WLn处处于擦除(未编程)状态E的单元的实际阈值电压分布，分布505描绘在WLn处被编程到状态A的单元的实际阈值电压分布，分布510描绘在WLn处被编程到状态B的单元的实际阈值电压分布，及分布520描绘在WLn处被编程到状态C的单元的实际阈值电压分布。所述组的存储器单元可包含选定的行或选定的字线WLn的每一存储器单元，或仅包含连接到特定类型的位线(偶数或奇数)的WLn的单元。图9A描绘在编程之前邻近字线WLn+1的存储器单元的阈值电压分布。WLn+1的单元是在编程WLn的单元之后被编程。由于WLn+1处的每一单元被擦除但尚未编程，因此所述单元不会对WLn的单元导致不利的浮动栅极耦合影响。更重要地，所述单元处于其在编程WLn时所处状态相同的状态，使得WLn的单元具有等于在编程期间所验证电平的表观阈值电压。
图10A描绘在被编程之后WLn+1的所述组的存储器单元的阈值电压分布。所述存储器单元已被从经擦除阈值电压分布E编程到经编程阈值电压分布A、B及C。如在感测期间存储器系统所见，在编程字线WLn之后置于字线WLn+1的存储器单元的浮动栅极上的电荷可改变WLn的存储器单元的存储器状态。与字线WLn+1的浮动栅极上的电荷相关联的电场将耦合到字线WLn处的存储器单元的浮动栅极。所述电场将导致WLn处的存储器单元的阈值电压的表观移位。
图10B描绘在编程WLn+1之后字线WLn处的存储器单元的表观阈值电压分布。图中描绘每一编程状态具有四个不同的对应阈值电压分布。可基于字线WLn+1处的邻近存储器单元所编程到的状态，将每一物理状态的总分布分解为四个个别分布。字线WLn处的每一存储器单元将经历其表观阈值电压的第一移位电平，其中每一存储器单元具有在WLn+1处(在同一位线上)被编程到状态A的邻近存储器单元。WLn处的每一单元(其具有在WLn+1处处于状态B的邻近单元)将经历表观阈值电压的第二较大移位。具有在WLn+1处处于状态C的邻近单元的每一单元将经历第三甚至更大的移位。
对于在WLn处处于状态A的单元，分布502描绘具有在字线WLn+1上在编程之后仍保持经擦除状态E的邻近存储器单元的那些单元的阈值电压。分布504描绘具有在字线WLn+1处被编程到状态A的邻近单元的单元的阈值电压。分布506描绘具有在字线WLn+1处被编程到状态B的邻近单元的单元的阈值电压。分布508描绘具有在字线WLn+1处被编程到状态C的邻近单元的存储器单元的阈值电压。
在WLn处被编程到其它状态的存储器单元经历类似的耦合影响。因此，还描绘状态B及C的四个个别的阈值电压分布。基于字线WLn+1处的邻近存储器单元的随后经编程状态，在字线WLn处被编程到状态B的存储器单元将显现为具有四个不同的阈值电压分布512、514、516及518。同样地，在WLn处被编程到状态C的存储器单元将具有四个不同的分布522、524、526及528。应注意，WLn的经擦除存储器单元也经历耦合影响。由于经擦除状态E与状态A之间的自然发生容限一般足以使得移位不在读取擦除单元时导致错误，因此未描绘所述移位。然而，所述影响存在且所揭示的技术也可解决这些问题。
存储器单元的表观阈值电压的增加可诱发读取错误。如图10B中所示，WLn的原先被编程到状态A的一些存储器单元可使得其阈值电压移位到读取参考电压电平Vrb之上。此可在读取时产生错误。在施加读取参考电压Vrb时，即使将所述存储器单元编程到状态A，其也不可能传导。状态机及控制器可确定存储器单元处于状态B而非状态A(在施加Vrb而感测不到传导之后)。WLn的原先被编程到状态B的一些存储器单元还可移位到读取参考电压Vrc之上，从而可能以相同方式潜导致读取错误。
图11描绘可用于解决图10B中所图解说明的阈值电压的表观移位的一些问题的读取技术。在图11中，图10B中所描绘的WLn处单元的每一状态的四个分布已精简为表示对存储器单元群体的累积耦合影响的分布530、540、及550。分布530表示在编程WLn+1之后处于状态A的WLn的单元，分布540表示在编程WLn+1之后处于状态B的WLn的单元，且分布550表示在编程WLn+1之后处于状态C的WLn的单元。分布530包含个别分布502-508，分布540包含个别分布512-518，且分布550包含个别分布522-528。
当读取字线WLn上的数据时，还可读取字线WLn+1的数据，且如果字线WLn+1上的数据干扰了WLn上的数据，那么WLn的读取过程可补偿所述干扰。举例来说，当读取字线WLn时，可确定字线WLn+1处的存储器单元的状态或电荷电平信息，以选择适当的读取参考电压来读取字线WLn的个别存储器单元。图11描绘用于基于字线WLn+1处的邻近存储器单元的状态读取WLn的个别读取参考电压。一般来说，使用与标称读取参考电压的不同偏移(例如，0伏、0.1伏、0.2伏、0.3伏)，且依据相邻字线上的存储器单元的状态选择以不同偏移感测到的结果。在一个实施例中，使用不同读取参考电压的每一者来感测字线WLn处的存储器单元。对于既定存储器单元，可基于字线WLn+1处的邻近存储器单元的状态来选择以读取参考电压中的适当一者进行感测所得的结果。在一些实施例中，WLn+1的读取操作确定存储于WLn+1处的实际数据，而在其它实施例中，WLn+1的读取操作仅确定所述单元的电荷电平，其可能或不可能准确地反映存储于WLn+1处的数据。在一些实施例中，用于读取WLn+1的电平及/或电平数量可能不与读取WLn所用的那些完全相同。在一些实施方案中，浮动栅极阈值的一些近似值可能足以用于WLn校正目的。在一个实施例中，WLn+1处的读取结果可存储于待在读取WLn时使用的每一位线处的锁存器322中。
可首先以标称读取参考电压电平Vra、Vrb及Vrc对所关注的字线WLn执行读取操作，所述标称读取参考电压电平不补偿任何耦合影响。对于具有其中在WLn+1处的相邻存储器单元被确定为处于状态E的存储器单元的位线，以标称参考电平读取的结果存储于适当锁存器中。对于其它位线，所述数据被忽略且维持WLn+1数据。接着，使用与读取参考电压的第一组偏移来对字线WLn执行读取操作。所述读取操作可使用Vra1(Vra+0.1伏)、Vrb1(Vrb+0.1伏)及Vrc1(Vrc+0.1伏)。对于其存储器单元具有在WLn+1处处于状态A的相邻存储器单元的位线，存储使用所述参考值所得的结果。接着，以第二组偏移使用读取参考电平Vra2(Vra+0.2伏)、Vrb2(Vrb+0.2伏)及Vrc2(Vrc+0.2伏)执行读取操作。对于其存储器单元具有在WLn+1处处于状态B的相邻存储器单元的位线，将结果存储于所述位线的锁存器中。以第三组偏移使用参考电平Vra3(Vra+0.3伏)、Vrb3(Vrb+0.3伏)及Vrc3(Vrc+0.3伏)对字线WLn执行读取操作，且对于其存储器单元具有在WLn+1处处于状态C的相邻存储器单元的位线，存储结果。在一些实施例中，在Vra下将不使用偏移，因为状态E与状态A之间的自然容限较大。此实施例描绘于图11中，其中以状态A电平描绘单个读取参考电压Vra。其它实施例还可针对此电平使用偏移。
可依据邻近字线上的存储器单元的状态选择与标称读取参考电压的不同偏移。举例来说，一组偏移值可包含对应于处于状态E的邻近单元的0伏偏移、对应于处于状态A的邻近单元的0.1伏偏移、对应于处于状态B的邻近单元的0.2伏偏移及对应于处于状态C的邻近单元的0.3伏偏移。所述偏移值将根据实施方案而改变。在一个实施例中，所述偏移值等于因邻近单元被编程到对应状态所致的表观阈值电压的移位量。举例来说，0.3伏可表示当WLn+1处的邻近单元随后被编程到状态C时WLn处的单元的表观阈值电压的移位。每一参考电压的偏移值无需相同。举例来说，Vrb参考电压的偏移值可以是0伏、0.1伏、0.2伏及0.3伏，而Vrc参考电压的那些偏移值可以是0伏、0.15伏、0.25伏及0.35伏。另外，每一状态的偏移增量无需相同。举例来说，在一个实施例中，分别处于状态E、A、B及C的邻近单元的一组偏移值可包含0伏、0.1伏、0.3伏及0.4伏。
在一个实施例中，可期望以既定状态的多个个别读取参考电平进行读取并基于邻近存储器单元的状态选择所述结果，以将浮动栅极电荷耦合的影响减小约50％。通过使用所述技术，可使在感测模块读取时存储器单元的字线的阈值电压分布有效地变窄约50％。
可构造非易失性存储器的编程过程以减小浮动栅极耦合引起的阈值电压的表观移位。图12A-12C揭示一种用于编程非易失性存储器的过程，其针对任一特定存储器单元，通过在写入到先前页的邻近存储器单元之后相对于特定页写入到特定存储器单元来减小浮动栅极到浮动栅极耦合。在图12A-12C的实例中，每一单元使用四种数据状态每存储器单元存储两个位的数据。经擦除状态E存储数据11、状态A存储数据01、状态B存储数据10及状态C存储数据00。还可使用数据到物理数据状态的其它编码。每一存储器单元存储两个逻辑页数据的一部分。出于参考目的，将所述页称作上部页及下部页，但也可给出其它标记。状态A经编码以在上部页存储位0及在下部页存储位1，状态B经编码以在上部页存储位1及在下部页存储位0，及状态C经编码以在两个页均存储位0。在图12A中描绘的第一步骤中编程字线WLn处的存储器单元的下部页数据，及在图12C中描绘的第二步骤中编程所述单元的上部页数据。如果下部页数据将保持为单元的数据1，那么所述单元的阈值电压在第一步骤期间保持在状态E。若数据将被编程到0，那么存储器单元的阈值电压提升到状态B′。状态B′是具有验证电平Vvb′(其低于Vvb)的中间状态B。
在一个实施例中，在编程存储器单元的下部页数据之后，将相对于相邻存储器单元的下部页编程邻近字线WLn+1处的相邻存储器单元。举例来说，可在WL1处的存储器单元的下部页之后编程图3中的WL2处的存储器单元的下部页。如果在编程存储器单元226之后将存储器单元224的阈值电压从状态E提升到状态B′，那么浮动栅极耦合可提升存储器单元226的表观阈值电压。对WLn处的存储器单元的累积耦合影响将加宽所述单元的阈值电压的表观阈值电压分布，如图12B中所描绘。所述阈值电压分布的表观加宽可在编程所关注字线的上部页时得以补救。
图12C描绘编程WLn处的单元的上部页的过程。如果存储器单元处于经擦除状态E且其上部页位保持为1，那么存储器单元保持在状态E。如果存储器单元处于状态E且其上部页数据位被编程到0，那么存储器单元的阈值电压被提升到状态A的范围内。如果存储器单元处于中间阈值电压分布B′中且其上部页数据保持为1，那么存储器元件被编程到最终状态B。如果存储器单元处于中间阈值电压分布B′中且其上部页数据变成数据0，那么存储器单元的阈值电压被提升到状态C的范围内。图12A-12C所描绘的过程减小浮动栅极耦合的影响，因为仅相邻存储器单元的上部页编程将影响既定存储器单元的表观阈值电压。此技术的替代状态编码的实例是在上部页数据为1时从中间状态B′移动到状态C，且在上部页数据为“0”时移动到状态B。尽管图12A-12C提供关于四种数据状态及两个数据页的实例，但还可将图12A-12C所教示的概念应用于具有多于或少于四种状态及不同数量的页的其它实施方案。
图13A描绘图12A-12C的编程技术的浮动栅极耦合影响，及图13B描绘使用补偿偏移来克服一些所述影响的读取方法。如图12C中所示，在第二遍期间编程邻近字线WLn的字线WLn+1的存储器单元，以编程其上部页数据。于此第二遍期间，将存储器单元从状态E编程到状态A，或从中间状态B′编程到状态B或状态C。所关注字线WLn的存储器单元描绘于图13A中，且在编程字线WLn+1处的存储器单元的下部页编程之后相对于其上部页予以编程。因此，图12C中描绘的上部页编程是唯一影响字线WLn处的存储器单元的表观阈值电压的编程。
被从状态E编程到状态A的字线WLn+1的存储器单元经受与所述单元被从中间状态B′编程到状态C类似的阈值电压改变。邻近字线WLn+1的被从中间状态B′编程到状态B的存储器单元不经受阈值电压的显著增加，且对WLn处的单元的表观阈值电压几乎没有影响。被编程到状态A的WLn的存储器单元由个别分布652、654、656及658表示，其分别对应于具有在WLn+1处处于状态E、状态B、状态A及状态C的相邻存储器单元的单元。被编程到状态B的WLn处的存储器单元由个别分布662、664、666及668表示，其分别对应于具有在WLn+1处处于状态E、状态B、状态A及状态C的相邻存储器单元的状态B单元。被编程到状态C的WLn的存储器单元由个别分布672、674、676及678表示，其分别对应于具有在WLn+1处处于状态E、状态B、状态A及状态C的相邻存储器单元的状态C单元。
如图13A中所示，WLn的一些存储器单元可具有经移位接近于或超过读取参考电压Vrb或Vrc的表观阈值电压。此可导致读取错误。如先前所论述，所描述的耦合影响可应用于WLn经擦除分布，且所揭示的技术可等效地应用于WLn经擦除分布。由于状态E与状态C之间的自然容限，因此不主要描述对经擦除单元的影响。
图13B描绘可与图12A-12C的编程技术一起使用的读取参考电平的偏移。为清晰起见，分布652、654、656及658描绘于单个经组合分布651中，分布662、664、666及668描绘于经组合分布661中，且分布672、674、676及678描绘于经组合分布671中。分布650、660及670表示在编程WLn+1处的上部页数据之前的WLn的单元。在图13B的实施例中，将来自邻近字线上被编程到状态A或状态C的单元的类似耦合影响聚集在一起形成所述状态电平的每一者的单个偏移。以偏移参考电压Vrb1及Vrc1进行感测所得的结果用于具有在字线WLn+1处处于状态A或状态C的邻近单元的存储器单元。可忽略从中间状态B′编程到状态B所致的次要耦合影响。在使用标称参考电压Vrb及Vrc时感测的结果用于具有在字线WLn+1处处于状态E或状态B的邻近单元的存储器单元。在一个实施例中，可使用WLn+1的每一特定状态的额外偏移。尽管图13B中所描绘技术提供浮动栅极耦合影响的额外降低，但仍可能存在错误。
在尝试确定用于读取所关注单元的适当偏移时错读邻近字线实际上可证明用图12A-12C的技术编程的单元更有问题。在施加状态B读取参考电压Vrb时，考虑字线WLn+1处的存储器单元的错读。如果WLn+1处的存储器单元被编程到状态A，且在处于状态B时被错读，那么将选择及报告使用标称读取参考电压对字线WLn处的对应存储器单元进行读取操作的结果。不使用对浮动栅极耦合的补偿，因为已确定WLn+1处的单元处于状态B，且因此在编程WLn之后仅经受阈值电压的次要改变。然而，事实上，WLn+1处的存储器单元将可能展现对WLn处的单元的表观阈值电压的强烈影响。WLn+1处的单元可能处在状态A分布的上端，此正是其被错读的原因。因此，WLn+1处的存储器单元在从状态E编程到状态A的上端时，已在其浮动栅极处经受了大的电荷改变。WLn+1处的单元所存储的电荷的大改变将导致WLn处的单元的表观阈值电压的显著移位。然而，因WLn+1处的错读而不使用对此移位的补偿。因此，可能或甚至很有可能，将由于WLn+1被错读而错读WLn处的存储器单元。
如果编程到状态B的字线WLn+1处的邻近存储器单元被错读为处于状态A，那么可发生类似问题。在其实际上处于状态B而被读取为处于状态A的字线WLn+1处的存储器单元可能具有一在状态B分布的下端处的阈值电压。所述存储器单元将在编程WLn+1处的存储器单元之后经受极小的阈值电压改变。因此，WLn处的对应单元的表观阈值电压将几乎不发生移位。然而，对应存储器单元的WLn处的读取操作的结果将选择以经补偿参考电平进行读取所得的结果。由于所关注存储器单元尚未经历表观阈值电压的显著移位，因此当选择在使用经补偿参考电平时的结果可导致WLn处的错读或错误。
在现有技术中，已使用图13A-13B中显示的相等地间隔开的验证电平将存储器单元编程到各种编程状态。也就是说，状态A、状态B及状态C的验证电平彼此相等地间隔开，使得验证电平Vvb与Vva之间的电压差等于验证电平Vvc与Vvb之间的电压差。编程验证电平的相等间隔导致各种编程状态之间的容限相同或大致相等。所述容限对应于各物理状态之间的禁止电压范围。状态A与状态B之间的容限由处于状态A的存储器单元的最大阈值电压及处于状态B的存储器单元的最小阈值电压界定。在编程状态之间提供充足容限，使得可执行准确读取。由于浮动栅极耦合，物理状态之间的容限可减小且导致读取错误。
根据本揭示内容的一个实施例，在编程一个或一个以上选定状态(例如状态B)时使用经移位的验证电平，以在某些状态之间创建较大容限供用于改进感测准确度。在一个实施例中，偏移补偿读取参考电平并不以对应于较宽容限的电平使用，而是以其它电平使用，以提供更高性能的更有效读取。偏移参考电平的选择性应用与选择物理状态之间的较宽容限的组合提供准确的感测技术，同时维持所需的性能水平。图14描绘根据本揭示内容的一个实施例编程的一组存储器单元的阈值电压分布。分布678、680、684及688描绘在被编程之后但在编程邻近字线WLn+1处的单元之前的所述组的存储器单元。
在图14中，在将存储器单元编程到状态B时使用经移位的编程验证电平Vvb1。在根据图12A-12C中所示技术进行编程时可使用图14的实施例。验证电平Vvb1高于图12C中所示传统操作中的Vvb，使得在状态A与状态B之间创建较大容限。处于状态A的任一存储器单元的最高阈值电压保持与传统技术相同。然而，处于状态B的任一单元的最低阈值电压在正方向上移位。在将存储器单元编程到状态B时的增加的验证电平增加状态A与状态B之间的容限。如图14中所示，状态A与状态B之间的容限683大于状态B与C之间的容限685。因此，当以状态B参考电压电平Vrb进行感测时不太可能发生错读。
分布682、686及690图解说明在编程相邻字线WLn+1(例如，如图12C中所图解说明)之后的浮动栅极耦合的影响。在图14中，Vrb读取电平很好地间隔在表观A状态分布682与表观B状态分布686之间。因此，不太可能发生错读，因为即使在考虑到来自相邻字线的耦合影响后，Vrb读取电平也不会重叠指定处于状态A的单元的阈值电压。在一个实施例中，参考电平Vrb从所使用的传统电平(例如，图12C中的Vrb)移位某一量，所述量对应于图12C中所示编程验证电平Vvb1与其标称值Vvb的移位。由于Vrb可经移位远超出处于状态A的任一存储器单元的最高阈值电压，因此可在读取期间使用单个参考值Vrb且不施加任何补偿。
因此，在一个实施例中，在以状态B电平读取时不使用读取参考电压偏移。在图14的实施例中，仅针对最高状态(状态C)使用读取参考电压偏移。状态A与状态B之间的较大容限(其因较高验证电平而存在)准许以状态B电平准确读取而不直接补偿浮动栅极耦合。此技术不仅减少错读，还改进读取时间，仅在选择状态下使用以偏移电平的额外读取。在图14中，仅执行一个额外感测操作。除改进性能及读取时间外，减少的感测操作数量降低在感测选定存储器单元时维持关于邻近存储器单元的数据所需的高速缓存器电路的复杂度及大小。
作为非限制实例，在一个实施例中，可在实施图14的技术时使用下述读取参考及编程验证电平。在图12A-12C所述的现有技术中，在一个实例性系统中，可预期状态A与状态B之间的容限约为0.7伏，且与状态B与状态C之间的容限约相同。此现有技术系统可在将数据编程到单元及从单元读取数据时利用下述验证及读取电平：Vva＝0.5伏、Vvb＝2.0伏、Vvc＝3.5伏、Vra＝0.0伏、Vrb＝1.5伏及Vrc＝3.0伏。然而，在图14中，状态B的经移位验证电平将导致此系统具有约0.7伏的状态A与状态B之间的容限，及约0.1伏的状态B与状态C之间的容限。可用于在图14中实现这些容限的典型读取参考及编程验证电平可包含：Vva＝0.5伏、Vvb＝2.3伏、Vvc＝3.5伏、Vra＝0.0伏、Vrb＝1.8伏、Vrc＝3.0伏及Vrc1＝3.6伏。在如图解说明的一个实施例中，由于Vrb移位相同量，因此当Vvb移位时每一状态处的读取参考及编程验证电平的差保持相同。因此，Vva-Vra＝Vvb-Vrb＝Vvc-Vrc。
图15是描述用于编程非易失性存储器以实现如图14中所描绘的不相等大小容限的方法的一个实施例的流程图。图15中描绘的编程方法可用于平行编程一群组的存储器单元(例如连接到单个字线的那些存储器单元)。图15还可用于编程例如奇数/偶数位线架构中的字线的选择存储器单元。在一个实施例中，使用第一组迭代(从步骤860至步骤882)编程一群组存储器单元的第一逻辑页，及可使用第二迭代(步骤860-882)编程所述群组的存储器单元的第二逻辑页。
在步骤850处，擦除待编程的存储器单元。步骤850可包含擦除比待编程的存储器单元多的存储器单元(例如，以区块或其它单位)。在步骤852处，执行软编程以使经擦除存储器单元的经擦除阈值电压分布变窄。一些存储器单元可处于比作为擦除过程的结果所需更深的经擦除状态。软编程可施加小的编程脉冲以移动经擦除存储器单元的阈值电压，使其更接近经擦除验证电平。此将为经擦除存储器单元提供较窄的分布。在步骤854处，控制器318发出数据加载命令并将其输入到命令电路314，以容许将数据输入到数据输入/输出缓冲器312。输入数据被辨识为命令，且由状态机316经由输入到命令电路314的命令锁存信号(未图解说明)予以锁存。在步骤856处，将指定页地址的地址数据从主机输入到行控制器306。输入数据被辨识为页地址，并经由状态机316予以锁存，而锁存是通过输入到命令电路314的地址锁存信号实现的。在步骤858处，将经寻址页的页编程数据输入到数据输入/输出缓冲器312供用于编程。举例来说，在一个实例性实施例中，可输入532个字节的数据。将输入数据锁存于选定位线的适当寄存器中。在一些实施例中，还将数据锁存于选定位线的第二寄存器内以供用于验证操作。在步骤860处，控制器发出编程命令并将其输入到数据输入/输出缓冲器312。所述命令由状态机316经由输入到命令电路314的命令锁存信号予以锁存。
通过所述编程命令触发，在步骤858中锁存的数据被编程到由状态机316控制的选定存储器单元中。通过使用步进式编程电压脉冲，例如图6的编程电压信号中所描绘的编程电压脉冲，将编程电压信号施加到对应于正被编程的单元的页或其它单位的适当字线。在步骤862处，将编程脉冲电压电平Vpgm初始化到开始脉冲(例如，12伏)，且将由状态机316维持的编程计数器PC初始化为0。在步骤864处，将第一Vpgm脉冲施加到选定字线。如果将指示对应存储器单元应被编程的逻辑0存储于特定数据锁存器中，那么将对应位线接地。另一方面，如果将指示对应存储器单元应维持在其当前数据状态的逻辑1存储于特定锁存器中，那么将对应位线连接到VDD以禁止编程。
在步骤866处，验证选定存储器单元的状态。迄今为止，是根据众所周知的技术进行图15中所描绘的过程。然而，在步骤866处，所述过程包含新颖技术，所述新颖技术创建促进选择电平的更准确读取的不相等间隔开的容限。在两种编程状态之间创建较大容限。在一个实施例中，在较低电平状态之间创建较大容限，同时最高状态保持在其标称位置。在一个实施例中，执行验证以使得状态B与状态A之间存在较大容限。在其它实施例中，还可通过在所述电平下使用较大验证电压，使最高电平状态或较高电平状态在正方向上移位。然而，在其中出于最小化编程干扰等原因而将电压电平(例如，Vpgm)保持在某一最大电平的一些实施例中，将分布移位到整体较高正电压是不可接受的。
在一个实施例中，在步骤866处使用不相等间隔开的验证电平来创建不相等容限。如图14中描绘，使第二经编程状态B的验证电平Vvb1与第一经编程状态(状态A)的验证电平间隔开一量，所述量不同于第三经编程状态(状态C)的验证电平与第二经编程状态(状态B)的验证电平分离开的量。验证电平Vva、Vvb及Vvc界定其特定状态的最低最小阈值电压。通过使用不相等间隔开的验证电平，在状态A与状态B之间所创建的容限大于在状态B与状态C之间所创建的容限。
在以所施加的参考电压进行感测之后，在步骤868处检查是否所有数据锁存器均存储逻辑1。如果是，那么编程过程完成且成功，因为所有选定的存储器单元被编程到其目标状态并得到验证。在步骤876处报告通过状态。如果在步骤868处确定并非所有数据锁存器均存储逻辑1，那么过程在步骤872处继续，其中对照编程限制值来检查编程计数器PC。编程限制值的一个实例是20，尽管在各种实施例中可使用其它值。如果编程计数器PC不小于20，那么在步骤874处确定未成功编程的存储器单元的数量是小于还是等于预定数量。如果未成功编程的单元的数量等于或小于此数，那么用旗标将所述过程表示为通过，且在步骤876处报告通过状态。未成功编程的位可在读取操作期间使用错误校正来校正。如果未成功编程的单元的数量大于所述预定数量，那么用旗标将所述编程过程表示为失败且在步骤878处报告失败状态。如果编程计数器PC小于20，那么以步长大小增加Vpgm电平，且在步骤880处递增编程计数器PC。在步骤880之后，所述过程循环回到步骤864以施加下一Vpgm脉冲。
如所述，步骤866包含使用不相等间隔开的验证电平，使得存在用于经编程存储器单元的不相等间隔开的容限。图16描绘图15的步骤866的一个实施例。在步骤882处，施加第一经编程状态验证电平Vva。在步骤884处，以施加到每一位线处的存储器单元的Vva来感测位线。在步骤886处，存储待编程到状态A的单元的结果。步骤886可包含：将位线的数据锁存器设定为逻辑1以指示将对存储器单元继续进行编程，或设定为逻辑0以指示存储器单元处于其目标电平处或之上，且应停止对存储器单元进行编程。在步骤888处，将第二经编程状态验证电平Vvb1施加到正被验证的每一存储器单元。使验证电平Vvb1与验证电平Vva间隔开第一量。举例来说，Vva与Vvb1可彼此间隔开约等于0.8伏的量。在步骤890处，以施加到每一存储器单元的Vvb1感测位线。在892处，通过在每一位线的数据锁存器中指示对应存储器单元是否已到达其目标电平来存储结果。在步骤894处，针对第三经编程状态施加第三验证电平Vvc。使验证电平Vvc与验证电平Vvb1间隔开第二量，所述第二量不同于分离Vva与Vvb1的第一量。如图14中所描绘，验证电平Vvb1与Vvc之间的间隔小于验证电平Vva与Vvb1之间的间隔。在步骤896处，以施加到每一存储器单元的Vvc来感测位线。在步骤898处，举例来说，通过在数据锁存器中指示所述单元是否应经受进一步编程来存储待编程到状态C的所述单元的结果。
如方框891及899中所示，不相等间隔开的验证电平会导致状态A与B之间的第一大小容限，及状态B与C之间的第二大小容限。状态A与B之间的容限因经移位Vvb验证电平而小于状态B与C之间的容限。
图17是流程图，其描绘用于响应于读取特定的一个或一个以上页或其它数据群组的请求而执行的读取数据的整体过程。在其它实施例中，图17的过程可作为数据恢复操作的一部分而在响应于传统读取操作检测错误之后予以执行。在读取根据图12A-12C的过程而编程的数据时，因编程相邻单元的下部页而导致的浮动栅极耦合的任何扰动会在编程所关注单元的上部页时得到校正。因此，在尝试补偿来自相邻存储器单元的浮动栅极耦合影响时，所述过程仅需考虑因编程相邻存储器单元的上部页而导致的耦合影响。
在图17的步骤902处，读取与所关注字线相邻的随后经编程字线的上部页数据。如果在步骤904处确定未编程相邻字线的上部页，那么在步骤908处读取所关注的字线或页而不补偿浮动栅极耦合影响。如果编程了相邻字线的上部页，那么在步骤906处使用对浮动栅极耦合影响的补偿来读取所关注的页。在一些实施例中，读取相邻字线的单元会导致相邻字线上的电荷电平的确定可能或可能不会准确反映其上所存储的数据。
在一个实施例中，存储器阵列保留一组存储器单元以存储一个或一个以上旗标。举例来说，可使用一列存储器单元来存储指示相应行的存储器单元的下部页是否已编程的旗标，并使用另一列来存储指示相应行的存储器单元的上部页是否已编程的旗标。通过检查适当的旗标，可确定相邻字线的上部页是否已编程。关于此旗标及编程过程的更多细节可在柴田(Shibata)等人的第6,657,891号美国专利“用于存储多值数据的半导体存储器装置(Semiconductor Memory Device For Storing Multi-ValuedData)”中找到，所述美国专利以全文引用的方式并于本文中。
图18描述用于读取相邻字线的上部页数据的过程的一个实施例，所述过程可在图17的步骤902处使用。在步骤910处将读取参考电压Vrc施加到字线，且在步骤912处如上文所述感测位线。在步骤914处，将感测结果存储于适当的锁存器中。首先选择以Vrc进行读取以唯一地确定上部页数据，因为下部页数据将在正常情况下已被写入到WLn+1，而以Vra或Vrb进行读取将不会保证唯一结果，因为中间分布B′(图12B)可重叠这些值。
在步骤916处，检查指示与正被读取的页相关联的上部页编程的旗标。如果在步骤918处确定未设定旗标，那么所述过程以未编程上部页的结论而在步骤920处终止。如果设定了旗标，那么表示已编程上部页。在步骤922处，将读取参考电压Vrb施加到与正被读取的页相关联的字线。在步骤924处感测位线，并在步骤926处将结果存储于适当的锁存器中。在步骤928处，施加读取参考电压Vra。在步骤930处感测位线，且在步骤932处将结果存储于适当的锁存器中。在步骤934处，基于感测步骤912、924及930的结果确定正被读取的每一存储器单元所存储的数据值。在步骤936处，可将所述数据值存储于适当的数据锁存器中供用于与用户的最终通信。使用众所周知的逻辑技术(此取决于选定的特定状态编码)确定上部页及下部页数据。对于图12A-12C中所述的实例性编码，下部页数据为Vrb*(在以Vrb读取时所存储的值的补数)，且上部页数据为Vra*OR(Vrb及Vrc*)。尽管在本文中描述为用于读取WLn+1，但如下文所述图18的过程还可用于读取WLn。
图19是描述用于在无需补偿来自相邻字线的浮动栅极耦合时读取所关注字线的数据的实施例的流程图。在步骤950处，确定与所关注的字线相关联的上部页还是下部页正在被读取。如果正在读取下部页，那么在步骤952处将读取参考电压Vrb施加到适当的字线。在步骤954处感测位线，并在步骤956处将结果存储于适当的锁存器中。在步骤958处，检查旗标以确定所关注的页是否含有上部页数据。如果不存在设定的旗标，那么任何经编程数据将处于中间状态B′。因此，Vrb不会产生任何准确感测结果，从而使得过程在步骤960处继续，其中将Vra施加到字线。在步骤962处重新感测位线，并在步骤964处存储结果。在步骤966处，确定待存储的数据值。在一个实施例中，如果存储器单元因将Vrb(或Vra)施加到字线而导通，那么下部页数据为“1”。否则，下部页数据为“0”。
在步骤950处，如果确定页地址对应于上部页，那么在步骤970处执行上部页读取过程。在一个实施例中，由于可选址未写入的上部页供进行读取或另一原因，步骤970处的上部页读取包含与图18中所述相同的方法，所述读取包含读取旗标及所有三种状态。
图20是描述用于读取数据同时补偿浮动栅极耦合的过程的一个实施例的流程图，所述过程例如可在图17的步骤906处实施。在步骤966处，确定是否使用偏移来补偿浮动栅极耦合。针对每一位线单独实施步骤966。使用来自相邻字线的数据确定哪些位线需要使用偏移。如果相邻存储器单元处于状态E或B，那么正被读取的字线处的存储器单元不需要在感测期间施加补偿。如果WLn+1处的单元处于状态E，那么所述单元因其阈值电压与在所关注的字线被写入之前相同而不会贡献任何耦合。如果WLn+1处的单元处于状态B，那么所述单元是从中间状态B′编程到状态B，此是小的电荷改变且在多数情形下可忽略。将针对WLn上的那些单元使用读取偏移，所述单元具有在WLn+1处处于状态A或状态C的相邻存储器单元。
如果在步骤967处已确定正被读取的页是下部页，那么在步骤968处将Vrb施加到与正被读取的页相关联的字线。以Vrb读取足以确定用于图12A-12C所示编码的下部页数据。在步骤969处感测位线，且在步骤970处，将结果存储于位线的适当锁存器中。如图14中所示，在Vrb电平下不施加任何补偿偏移，因此步骤969是所执行的唯一下部页感测。由于单元经编程以创建状态A与状态B之间的较大容限，因此可在不补偿耦合的情况下实现准确读取。在步骤971处，确定下部页的数据。如果单元响应于Vrb而导通，那么下部页数据为1；否则，下部页数据为0。在步骤972处，将下部页数据存储于适当锁存器中供用于与用户通信。
如果在步骤967处确定正被读取的页是上部页，那么在步骤976处使用补偿来读取上部页。图21是描述使用偏移读取参考电平的上部页读取的流程图。在图21的步骤974处，将读取参考电压Vrc施加到与正被读取的页相关联的字线。在步骤975处感测位线，并在步骤976处将结果存储于适当的锁存器中。在步骤977处，将Vrc加偏移(例如，0.1伏)施加到与正被读取的页相关联的字线。在步骤978处感测位线，且在步骤979处，针对需要偏移的任一位线使用在步骤978处感测的结果以覆写步骤976中存储的结果。在步骤980处将Vrb施加到字线，且在步骤981处感测位线。在步骤982处，存储在步骤981处感测的结果。在步骤983处，将Vra施加到与正被读取的页相关联的字线。在步骤984处感测位线，且在步骤985处将结果存储于适当的锁存器中。在图20中，状态E与状态A之间自然发生的容限表现为足以使得无需与Vra相关联的偏移。在其它实施例中，可针对Vra电平使用偏移。在步骤986处确定数据值，并在步骤987处将数据值存储于适当的数据锁存器中供用于与用户通信。在其它实施例中，可改变读取的次序(Vrc、Vrb、Vra)。
出于图解及说明的目的，上文已对本发明进行了详细描述。本文并不打算包罗无遗或将本发明限制于所揭示的精确形式。根据上文的教示还可作出大量修改及变化。所述实施例的选择旨在最佳地解释本发明的原理及其实际应用，借此使所属领域的技术人员能够以适合于所预期的特定应用的各种实施例及使用各种修改来最佳地利用本发明。本发明的范围打算由上述权利要求书界定。

Claims (26)

1、一种读取非易失性存储装置的方法，其包括：
接收读取第一非易失性存储元件的请求；
响应于所述请求来读取第二非易失性存储元件，所述第二非易失性存储元件邻近所述第一非易失性存储元件且能够以至少四种物理状态存储数据；
应用第一参考，以便以第一经编程状态与第二经编程状态之间的电平读取所述第一非易失性存储元件；
应用第二参考，以便以所述第二经编程状态与所述第三经编程状态之间的电平读取所述第一非易失性存储元件；
当所述第二非易失性存储元件处在第一子组的所述物理状态中时，使用以第一电平应用所述第一参考的结果及以第二电平应用所述第二参考的结果确定所述第一非易失性存储元件的数据；及
当所述第二非易失性存储元件处在第二子组的所述物理状态中时，使用以所述第一电平应用所述第一参考的结果及以第三电平应用所述第二参考的结果确定所述第一非易失性存储元件的数据。
2、如权利要求1所述的方法，其中：
以所述第一电平应用所述第一参考不补偿所述第一非易失性存储元件与所述第二非易失性存储元件之间的浮动栅极耦合；
以所述第二电平应用所述第二参考不补偿所述第一非易失性存储元件与所述第二非易失性存储元件之间的浮动栅极耦合；及
以所述第三电平应用所述第二参考补偿所述第一非易失性存储元件与所述第二非易失性存储元件之间的浮动栅极耦合。
3、如权利要求2所述的方法，其中当所述第二非易失性存储元件处在所述第二子组的所述物理状态中时，所述确定所述第一非易失性存储元件的数据包含：
以所述第一电平将对应于所述第一参考的第一电压施加到所述第一非易失性存储元件的控制栅极，及感测所述第一非易失性存储元件的传导；
以所述第二电平将对应于所述第二参考的第二电压施加到所述第一非易失性存储元件的所述控制栅极，及感测所述第一非易失性存储元件的传导；
以所述第三电平将对应于所述第二参考的第三电压施加到所述第一非易失性存储元件的所述控制栅极，及感测所述第一非易失性存储元件的传导，所述第三电压等于所述第二电压加上偏移；
通过选择施加所述第一电压的所述结果、选择施加所述第三电压的所述结果、及忽视施加所述第二电压的所述结果，确定所述第一非易失性存储元件的所述数据。
4、如权利要求2所述的方法，其中：
基于所述第一非易失性存储元件与所述第二非易失性存储元件之间的所述浮动栅极耦合，所述偏移大致等于所述第一非易失性存储元件的阈值电压的表观改变。
5、如权利要求1所述的方法，其中所述第一非易失性存储元件是耦合到第一字线的一组非易失性存储元件的一部分，所述方法进一步包括：
将所述组非易失性存储元件编程到多种物理状态，所述多种物理状态包含所述第一经编程状态、所述第二经编程状态及所述第三经编程状态；
验证所述组中待编程到所述第一状态的非易失性存储元件是否已达到对应于所述第一状态的第一目标电平；
验证所述组中待编程到所述第二状态的非易失性存储元件是否已达到对应于所述第二状态的第二目标电平，所述第二目标电平与所述第一目标电平间隔开第一量；
验证所述组中待编程到所述第三状态的非易失性存储元件是否已达到对应于所述第三状态的第三目标电平，所述第三目标电平与所述第二目标电平间隔开第二量，所述第二量小于所述第一量。
6、如权利要求1所述的方法，其中：
所述第一子组的物理状态包含所述第一经编程状态及所述第三经编程状态；及
所述第二子组的物理状态包含所述第二经编程状态及经擦除状态。
7、如权利要求6所述的方法，其中：
所述第一经编程状态邻近所述经擦除状态及所述第二经编程状态；及
所述第二经编程状态邻近所述第一经编程状态及所述第三经编程状态。
8、如权利要求1所述的方法，其中：
所述第二非易失性存储元件存储上部页数据及下部页数据；
响应于所述请求读取所述第二非易失性存储元件包括读取所述第二非易失性存储元件的所述上部页数据；
所述第二参考的所述第一及第二电平基于所述第二非易失性存储元件的所述上部页数据而非所述下部页数据；及
所述第一子组的物理状态对应于存储所述上部页的第一数据的所述第二非易失性存储元件；及
所述第二子组的物理状态对应于存储所述上部页的第二数据的所述第二非易失性存储元件。
9、如权利要求1所述的方法，其中：
所述第一非易失性存储元件存储第一逻辑页及第二逻辑页的数据；
所述第二非易失性存储元件存储第三逻辑页及第四逻辑页的数据；
在编程所述第二非易失性存储元件所存储的所述第三逻辑页的所述数据之后及在编程所述第二非易失性存储元件所存储的所述第四逻辑页的所述数据之前，编程所述第一非易失性存储元件所存储的所述第二逻辑页的所述数据。
10、如权利要求1所述的方法，其中：
将所述第一非易失性存储元件连接到第一字线；
将所述第二非易失性存储元件连接到第二字线，所述第二字线邻近所述第一字线；
其中编程连接到所述第一字线的非易失性存储元件的数据开始于编程连接到所述第二字线的非易失性存储元件的数据开始之前。
11、如权利要求1所述的方法，其中：
所述第一非易失性存储元件是多状态“与非”快闪存储器装置。
12、如权利要求1所述的方法，其中：
所述第一非易失性存储元件是多状态“与非”快闪存储器装置。
13、如权利要求1所述的方法，其中：
所述第一非易失性存储元件是快闪存储器装置阵列的一部分；
所述阵列可从主机系统中移除。
14、一种非易失性存储器系统，其包括：
多个非易失性存储元件，其能够以至少四种物理状态存储数据；
管理电路，其与所述多个非易失性存储元件通信，所述管理电路接收读取第一非易失性存储元件的请求，并响应于所述请求而读取邻近所述第一非易失性存储元件的第二非易失性存储元件，所述管理电路通过下述步骤读取所述第一非易失性存储元件：应用第一参考，以便以第一经编程状态与第二经编程状态之间的电平读取所述第一非易失性存储元件；及应用第二参考，以便以所述第二经编程状态与所述第三经编程状态之间的电平读取所述第一非易失性存储元件；当所述第二非易失性存储元件处于第一子组的所述物理状态中时，所述管理电路使用以第一电平应用所述第一参考的结果及以第二电平应用所述第二参考的结果来确定所述第一非易失性存储元件的数据；当所述第二非易失性存储元件处于第二子组的所述物理状态中时，所述管理电路使用以所述第一电平应用所述第一参考的结果及以第三电平应用所述第二参考的结果确定所述第一非易失性存储元件的数据。
15、如权利要求14所述的非易失性存储器系统，其中：
以所述第一电平应用所述第一参考不补偿所述第一非易失性存储元件与所述第二非易失性存储元件之间的浮动栅极耦合；
以所述第二电平应用所述第二参考不补偿所述第一非易失性存储元件与所述第二非易失性存储元件之间的浮动栅极耦合；及
以所述第三电平应用所述第二参考补偿所述第一非易失性存储元件与所述第二非易失性存储元件之间的浮动栅极耦合。
16、如权利要求15所述的非易失性存储器系统，其中当所述第二非易失性存储元件处于所述第二子组的所述物理状态中时，所述管理电路通过下述步骤确定所述第一非易失性存储元件的数据：
以所述第一电平将对应于所述第一参考的第一电压施加到所述第一非易失性存储元件的控制栅极，及感测所述第一非易失性存储元件的传导；
以所述第二电平将对应于所述第二参考的第二电压施加到所述第一非易失性存储元件的所述控制栅极，及感测所述第一非易失性存储元件的传导；
以所述第三电平将对应于所述第二参考的第三电压施加到所述第一非易失性存储元件的所述控制栅极，及感测所述第一非易失性存储元件的传导，所述第三电压等于所述第二电压加上偏移；
通过选择施加所述第一电压的所述结果、选择施加所述第三电压的所述结果、及忽视施加所述第二电压的所述结果，确定所述第一非易失性存储元件的所述数据。
17、如权利要求15所述的非易失性存储器系统，其中：
基于所述第一非易失性存储元件与所述第二非易失性存储元件之间的所述浮动栅极耦合，所述偏移大致等于所述第一非易失性存储元件的阈值电压的表观改变。
18、如权利要求14所述的非易失性存储器系统，其中所述第一非易失性存储元件是耦合到第一字线的一组非易失性存储元件的一部分，所述管理电路将所述组非易失性存储元件编程到多种物理状态，所述多种物理状态包含所述第一经编程状态、所述第二经编程状态及所述第三经编程状态，所述管理电路：
验证所述组中待编程到所述第一状态的非易失性存储元件是否已达到对应于所述第一状态的第一目标电平；
验证所述组中待编程到所述第二状态的非易失性存储元件是否已达到对应于所述第二状态的第二目标电平，所述第二目标电平与所述第一目标电平间隔开第一量；
验证所述组中待编程到所述第三状态的非易失性存储元件是否已达到对应于所述第三状态的第三目标电平，所述第三目标电平与所述第二目标电平间隔开第二量，所述第二量小于所述第一量。
19、如权利要求14所述的非易失性存储器系统，其中：
所述第一子组的物理状态包含所述第一经编程状态及所述第三经编程状态；及
所述第二子组的物理状态包含所述第二经编程状态及经擦除状态。
20、如权利要求19所述的非易失性存储器系统，其中：
所述第一经编程状态邻近所述经擦除状态及所述第二经编程状态；及
所述第二经编程状态邻近所述第一经编程状态及所述第三经编程状态。
21、如权利要求14所述的非易失性存储器系统，其中：
所述第二非易失性存储元件存储上部页数据及下部页数据；
响应于所述请求读取所述第二非易失性存储元件包括读取所述第二非易失性存储元件的所述上部页数据；
所述第二参考的所述第一及第二电平基于所述第二非易失性存储元件的所述上部页数据而非所述下部页数据；及
所述第一子组的物理状态对应于存储所述上部页的第一数据的所述第二非易失性存储元件；及
所述第二子组的物理状态对应于存储所述上部页的第二数据的所述第二非易失性存储元件。
22、如权利要求14所述的非易失性存储器系统，其中：
所述第一非易失性存储元件存储第一逻辑页及第二逻辑页的数据；
所述第二非易失性存储元件存储第三逻辑页及第四逻辑页的数据；
在编程所述第二非易失性存储元件所存储的所述第三逻辑页的所述数据之后及在编程所述第二非易失性存储元件所存储的所述第四逻辑页的所述数据之前，编程所述第一非易失性存储元件所存储的所述第二逻辑页的所述数据。
23、如权利要求14所述的非易失性存储器系统，其中：
所述第一非易失性存储元件连接到第一字线；
所述第二非易失性存储元件连接到第二字线，所述第二字线邻近所述第一字线；
其中编程连接到所述第一字线的非易失性存储元件的数据开始于编程连接到所述第二字线的非易失性存储元件的数据开始之前。
24、如权利要求14所述的非易失性存储器系统，其中：
所述第一非易失性存储元件是多状态“与非”快闪存储器装置。
25、如权利要求14所述的非易失性存储器系统，其中：
所述第一非易失性存储元件是多状态“与非”快闪存储器装置。
26、如权利要求14所述的非易失性存储器系统，其中：
所述第一非易失性存储元件是快闪存储器装置阵列的一部分；
所述阵列可从主机系统中移除。
CN2007800094350A 2006-06-19 2007-05-25 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作 Expired - Fee Related CN101405812B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11/425,116 2006-06-19
US11/425,116 US7352628B2 (en) 2006-06-19 2006-06-19 Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
US11/425,111 2006-06-19
US11/425,111 US7606084B2 (en) 2006-06-19 2006-06-19 Programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
PCT/US2007/069713 WO2007149678A2 (en) 2006-06-19 2007-05-25 Programming defferently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201110112129.8A Division CN102306501B (zh) 2006-06-19 2007-05-25 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作

Publications (2)

Publication Number Publication Date
CN101405812A true CN101405812A (zh) 2009-04-08
CN101405812B CN101405812B (zh) 2012-06-20

Family

ID=38861382

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800094350A Expired - Fee Related CN101405812B (zh) 2006-06-19 2007-05-25 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作

Country Status (2)

Country Link
US (1) US7606084B2 (zh)
CN (1) CN101405812B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629491A (zh) * 2011-02-01 2012-08-08 株式会社东芝 非易失性半导体存储装置
CN103843068A (zh) * 2011-08-26 2014-06-04 美光科技公司 存储器中的阈值电压补偿
US9620236B2 (en) 2011-08-26 2017-04-11 Micron Technology, Inc. Level compensation in multilevel memory
CN108108265A (zh) * 2018-01-12 2018-06-01 江苏华存电子科技有限公司 一种降低快闪存储器比特错误率的方法
CN108133730A (zh) * 2017-12-22 2018-06-08 联芸科技（杭州）有限公司 快闪存储器的读取控制方法、存储器读取装置和存储器系统
CN109273028A (zh) * 2017-07-18 2019-01-25 三星电子株式会社 用于非易失性存储器设备的电压生成器及其操作方法
CN111095414A (zh) * 2017-08-31 2020-05-01 美光科技公司 断电响应
CN113380305A (zh) * 2020-02-25 2021-09-10 美光科技公司 电荷损失补偿

Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
US7545681B2 (en) * 2006-11-27 2009-06-09 Sandisk Corporation Segmented bitscan for verification of programming
US7660166B2 (en) * 2007-01-31 2010-02-09 Sandisk Il Ltd. Method of improving programming precision in flash memory
JP5111882B2 (ja) * 2007-02-09 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
US7643348B2 (en) * 2007-04-10 2010-01-05 Sandisk Corporation Predictive programming in non-volatile memory
US7567455B2 (en) 2007-06-19 2009-07-28 Micron Technology, Inc. Method and system for programming non-volatile memory cells based on programming of proximate memory cells
KR100891005B1 (ko) * 2007-06-28 2009-03-31 삼성전자주식회사 고온 스트레스로 인한 읽기 마진의 감소를 보상하기 위한플래시 메모리 장치 및 그것의 읽기 전압 조정 방법
US7652929B2 (en) * 2007-09-17 2010-01-26 Sandisk Corporation Non-volatile memory and method for biasing adjacent word line for verify during programming
US8621137B2 (en) 2007-12-27 2013-12-31 Sandisk Enterprise Ip Llc Metadata rebuild in a flash memory controller following a loss of power
US7826271B2 (en) * 2008-06-12 2010-11-02 Sandisk Corporation Nonvolatile memory with index programming and reduced verify
US7800945B2 (en) * 2008-06-12 2010-09-21 Sandisk Corporation Method for index programming and reduced verify in nonvolatile memory
US7813172B2 (en) * 2008-06-12 2010-10-12 Sandisk Corporation Nonvolatile memory with correlated multiple pass programming
US7796435B2 (en) * 2008-06-12 2010-09-14 Sandisk Corporation Method for correlated multiple pass programming in nonvolatile memory
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
US7715235B2 (en) * 2008-08-25 2010-05-11 Sandisk Corporation Non-volatile memory and method for ramp-down programming
US8365041B2 (en) 2010-03-17 2013-01-29 Sandisk Enterprise Ip Llc MLC self-raid flash data protection scheme
US8909982B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc System and method for detecting copyback programming problems
US8910020B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc Intelligent bit recovery for flash memory
US8681547B2 (en) * 2011-08-23 2014-03-25 Micron Technology, Inc. Memory cell coupling compensation
US8938658B2 (en) 2011-11-07 2015-01-20 Sandisk Enterprise Ip Llc Statistical read comparison signal generation for memory systems
US9048876B2 (en) 2011-11-18 2015-06-02 Sandisk Enterprise Ip Llc Systems, methods and devices for multi-tiered error correction
US8954822B2 (en) 2011-11-18 2015-02-10 Sandisk Enterprise Ip Llc Data encoder and decoder using memory-specific parity-check matrix
US8924815B2 (en) 2011-11-18 2014-12-30 Sandisk Enterprise Ip Llc Systems, methods and devices for decoding codewords having multiple parity segments
US9135192B2 (en) 2012-03-30 2015-09-15 Sandisk Technologies Inc. Memory system with command queue reordering
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
US9501398B2 (en) 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
US9239751B1 (en) 2012-12-27 2016-01-19 Sandisk Enterprise Ip Llc Compressing data from multiple reads for error control management in memory systems
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9003264B1 (en) 2012-12-31 2015-04-07 Sandisk Enterprise Ip Llc Systems, methods, and devices for multi-dimensional flash RAID data protection
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9117530B2 (en) * 2013-03-14 2015-08-25 Sandisk Technologies Inc. Preserving data from adjacent word lines while programming binary non-volatile storage elements
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9236886B1 (en) 2013-03-15 2016-01-12 Sandisk Enterprise Ip Llc Universal and reconfigurable QC-LDPC encoder
US9092350B1 (en) 2013-03-15 2015-07-28 Sandisk Enterprise Ip Llc Detection and handling of unbalanced errors in interleaved codewords
US9009576B1 (en) 2013-03-15 2015-04-14 Sandisk Enterprise Ip Llc Adaptive LLR based on syndrome weight
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9136877B1 (en) 2013-03-15 2015-09-15 Sandisk Enterprise Ip Llc Syndrome layered decoding for LDPC codes
US9244763B1 (en) 2013-03-15 2016-01-26 Sandisk Enterprise Ip Llc System and method for updating a reading threshold voltage based on symbol transition information
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
US9159437B2 (en) 2013-06-11 2015-10-13 Sandisk Enterprise IP LLC. Device and method for resolving an LM flag issue
US9043517B1 (en) 2013-07-25 2015-05-26 Sandisk Enterprise Ip Llc Multipass programming in buffers implemented in non-volatile data storage systems
US9384126B1 (en) 2013-07-25 2016-07-05 Sandisk Technologies Inc. Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9361221B1 (en) 2013-08-26 2016-06-07 Sandisk Technologies Inc. Write amplification reduction through reliable writes during garbage collection
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9158349B2 (en) 2013-10-04 2015-10-13 Sandisk Enterprise Ip Llc System and method for heat dissipation
US9323637B2 (en) 2013-10-07 2016-04-26 Sandisk Enterprise Ip Llc Power sequencing and data hardening architecture
US9298608B2 (en) 2013-10-18 2016-03-29 Sandisk Enterprise Ip Llc Biasing for wear leveling in storage systems
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9263156B2 (en) 2013-11-07 2016-02-16 Sandisk Enterprise Ip Llc System and method for adjusting trip points within a storage device
US9244785B2 (en) 2013-11-13 2016-01-26 Sandisk Enterprise Ip Llc Simulated power failure and data hardening
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9122636B2 (en) 2013-11-27 2015-09-01 Sandisk Enterprise Ip Llc Hard power fail architecture
US9280429B2 (en) 2013-11-27 2016-03-08 Sandisk Enterprise Ip Llc Power fail latching based on monitoring multiple power supply voltages in a storage device
US9520162B2 (en) 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9250676B2 (en) 2013-11-29 2016-02-02 Sandisk Enterprise Ip Llc Power failure architecture and verification
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US9092370B2 (en) 2013-12-03 2015-07-28 Sandisk Enterprise Ip Llc Power failure tolerant cryptographic erase
US9235245B2 (en) 2013-12-04 2016-01-12 Sandisk Enterprise Ip Llc Startup performance and power isolation
US9129665B2 (en) 2013-12-17 2015-09-08 Sandisk Enterprise Ip Llc Dynamic brownout adjustment in a storage device
US9549457B2 (en) 2014-02-12 2017-01-17 Sandisk Technologies Llc System and method for redirecting airflow across an electronic assembly
US9497889B2 (en) 2014-02-27 2016-11-15 Sandisk Technologies Llc Heat dissipation for substrate assemblies
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9348377B2 (en) 2014-03-14 2016-05-24 Sandisk Enterprise Ip Llc Thermal isolation techniques
US9485851B2 (en) 2014-03-14 2016-11-01 Sandisk Technologies Llc Thermal tube assembly structures
US9519319B2 (en) 2014-03-14 2016-12-13 Sandisk Technologies Llc Self-supporting thermal tube structure for electronic assemblies
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US9093160B1 (en) 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US9070481B1 (en) 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9336891B2 (en) 2014-07-02 2016-05-10 Sandisk Technologies Inc. Look ahead read method for non-volatile memory
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting
US9536601B2 (en) * 2014-11-05 2017-01-03 Macronix International Co., Ltd. Threshold voltage grouping of memory cells in same threshold voltage range
KR20170073980A (ko) * 2015-12-21 2017-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10276233B1 (en) * 2017-10-31 2019-04-30 Seagate Technology Llc Adaptive read threshold voltage tracking with charge leakage mitigation using threshold voltage offsets
US10388368B2 (en) 2017-10-31 2019-08-20 Seagate Technology Llc Adaptive read threshold voltage tracking with charge leakage mitigation using charge leakage settling time
US10726929B1 (en) 2019-01-25 2020-07-28 Sandisk Technologies Llc Programming process which compensates for data state of adjacent memory cell in a memory device
US12154620B2 (en) * 2019-09-27 2024-11-26 Sk Hynix Nand Product Solutions Corp. Method and apparatus to improve read latency of a multi-threshold level cell block-based non-volatile memory
US12087362B2 (en) * 2022-03-23 2024-09-10 Kioxia Corporation Dynamic interference compensation for soft decoding in non-volatile memory storage devices

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268319A (en) 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5532962A (en) 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
GB9423036D0 (en) 1994-11-15 1995-01-04 Sgs Thomson Microelectronics An integrated circuit memory device
JP3392604B2 (ja) 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US6134140A (en) 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US7031214B2 (en) 1999-01-14 2006-04-18 Silicon Storage Technology, Inc. Digital multilevel memory system having multistage autozero sensing
IT1306963B1 (it) 1999-01-19 2001-10-11 St Microelectronics Srl Circuito a compensazione capacitativa per la regolazione dellatensione di lettura di riga in memorie non-volatili
JP2001093288A (ja) 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
US6535423B2 (en) 2000-12-29 2003-03-18 Intel Corporation Drain bias for non-volatile memory
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6377507B1 (en) 2001-04-06 2002-04-23 Integrated Memory Technologies, Inc. Non-volatile memory device having high speed page mode operation
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US7057935B2 (en) 2001-08-30 2006-06-06 Micron Technology, Inc. Erase verify for non-volatile memory
US6717847B2 (en) 2001-09-17 2004-04-06 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6542407B1 (en) 2002-01-18 2003-04-01 Sandisk Corporation Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
KR100476888B1 (ko) 2002-04-04 2005-03-17 삼성전자주식회사 온도보상기능을 가진 멀티비트 플래쉬메모리
US6785169B1 (en) 2002-04-05 2004-08-31 T-Ram, Inc. Memory cell error recovery
US6594181B1 (en) 2002-05-10 2003-07-15 Fujitsu Limited System for reading a double-bit memory cell
US6894931B2 (en) 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7443757B2 (en) 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US6891753B2 (en) 2002-09-24 2005-05-10 Sandisk Corporation Highly compact non-volatile memory and method therefor with internal serial buses
US6983428B2 (en) 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US6963505B2 (en) 2002-10-29 2005-11-08 Aifun Semiconductors Ltd. Method circuit and system for determining a reference voltage
US6657891B1 (en) 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US6829167B2 (en) 2002-12-12 2004-12-07 Sandisk Corporation Error recovery for nonvolatile memory
JP3878573B2 (ja) 2003-04-16 2007-02-07 株式会社東芝 不揮発性半導体記憶装置
JP3913704B2 (ja) 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7372730B2 (en) 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7173859B2 (en) 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7196946B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
US7187585B2 (en) 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7193898B2 (en) * 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
KR100624300B1 (ko) 2005-06-29 2006-09-19 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의프로그램 동작 제어 방법
US7352628B2 (en) 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629491A (zh) * 2011-02-01 2012-08-08 株式会社东芝 非易失性半导体存储装置
CN103843068A (zh) * 2011-08-26 2014-06-04 美光科技公司 存储器中的阈值电压补偿
CN103843068B (zh) * 2011-08-26 2016-11-02 美光科技公司 具有阈值电压补偿的存储器及其操作方法
US9520183B2 (en) 2011-08-26 2016-12-13 Micron Technology, Inc. Threshold voltage compensation in a memory
US9620236B2 (en) 2011-08-26 2017-04-11 Micron Technology, Inc. Level compensation in multilevel memory
US9646683B2 (en) 2011-08-26 2017-05-09 Micron Technology, Inc. Memory apparatus, systems, and methods
CN109273028B (zh) * 2017-07-18 2023-09-19 三星电子株式会社 用于非易失性存储器设备的电压生成器及其操作方法
CN109273028A (zh) * 2017-07-18 2019-01-25 三星电子株式会社 用于非易失性存储器设备的电压生成器及其操作方法
CN111095414B (zh) * 2017-08-31 2023-12-08 美光科技公司 断电响应
CN111095414A (zh) * 2017-08-31 2020-05-01 美光科技公司 断电响应
CN108133730A (zh) * 2017-12-22 2018-06-08 联芸科技（杭州）有限公司 快闪存储器的读取控制方法、存储器读取装置和存储器系统
CN108133730B (zh) * 2017-12-22 2020-09-11 联芸科技（杭州）有限公司 快闪存储器的读取控制方法、存储器读取装置和存储器系统
CN108108265A (zh) * 2018-01-12 2018-06-01 江苏华存电子科技有限公司 一种降低快闪存储器比特错误率的方法
WO2019136972A1 (zh) * 2018-01-12 2019-07-18 江苏华存电子科技有限公司 一种降低快闪存储器比特错误率的方法
CN113380305A (zh) * 2020-02-25 2021-09-10 美光科技公司 电荷损失补偿

Also Published As

Publication number Publication date
US20070291556A1 (en) 2007-12-20
US7606084B2 (en) 2009-10-20
CN101405812B (zh) 2012-06-20

Similar Documents

Publication Publication Date Title
CN101405812B (zh) 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作
CN102306501B (zh) 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作
US7602652B2 (en) Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
JP4754486B2 (ja) オーバー・プログラミングされたメモリを検出する技術
JP4680904B2 (ja) 隣接するメモリセルのプログラミングの後にオーバー・プログラミングされたメモリセルを検出する技術
EP2100307B1 (en) Margined neighbor reading for non-volatile memory read operations including coupling compensation
EP2332147B1 (en) Multi-pass programming for memory with reduced data storage requirement
EP1991989B1 (en) Read operation for non-volatile storage with compensation for floating gate coupling
US7616499B2 (en) Retention margin program verification
CN101796591B (zh) 使用针对改进感测的不同参考电平的非易失性存储器中的粗略/精细编程验证
EP2078303B1 (en) Reading of a nonvolatile memory cell by taking account of the stored state of a neighboring memory cell
US7652918B2 (en) Retention margin program verification
WO2008083162A1 (en) Retention margin program verification

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SANDISK TECHNOLOGIES, INC.

Free format text: FORMER OWNER: SANDISK CORPORATION

Effective date: 20121218

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121218

Address after: American Texas

Patentee after: Sandisk Corp.

Address before: American California

Patentee before: Sandisk Corp.

C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American Texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Patentee before: Sandisk Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120620

Termination date: 20200525

CF01 Termination of patent right due to non-payment of annual fee