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CN101369814B - 数字锁相环和消除毛刺的方法 - Google Patents

数字锁相环和消除毛刺的方法 Download PDF

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Abstract

本发明公开了一种数字锁相环和消除毛刺的方法，属于电子技术领域。所述数字锁相环包括触发器和延迟线。所述方法包括：触发器从触发端接收延迟线输出的延迟后的时钟信号，并从输入端接收延迟线内的第一延迟单元选择端的信号，第一延迟单元的选择端在触发器触发前处于置1状态；触发器利用延迟后的时钟信号采样第一延迟单元选择端的信号，并输出采样后的信号给延迟线内的第二延迟单元的选择端，第二延迟单元的选择端在触发器触发后处于置1的状态。本发明通过触发器利用延迟后的时钟信号对第一延迟单元的选择端的信号进行采样，将采样的结果作为第二延迟单元的选择端的信号，有效地避免了在时钟边沿处更新延迟阶数时发生跳变带来的毛刺。

Description

数字锁相环和消除毛刺的方法
技术领域
本发明涉及电子技术领域，特别涉及一种数字锁相环和消除毛刺的方法。
背景技术
目前的许多芯片中，各种信号之间的信息交互往往需要两者之间保持一定的相位延迟关系。比如时钟信号和数据信号，如果需要时钟能够稳定地采样数据，时钟的上升沿就必须至少比数据晚一个setup time(寄存器建立时间)。受工艺、电压和温度(PVT)的影响，信号间的延迟要求会发生变化，而且用来实现这个延迟要求的电路的延迟也会发生变化。比如构成数字电路的最基本单元——与非门，其驱动会因为温度变低或者电压变高而变高，因此它的延迟也就会变小。如果不对PVT的影响进行补偿，就无法保证信号间的延迟关系。解决这些问题的一个有效途径就是DPLL(Digital Phase Locking Loop，数字锁相环)，它被用在各种电路系统中，用以实现能够动态补偿PVT影响的延迟，特别是高速电路，比如DDR(DoubleData Rate，双倍速率动态随机存储器)和时钟产生模块。
现有的DPLL通常用于DDR中DQS(Data Strobe，随路时钟)的延迟，其延迟功能通常由延迟单元来实现。延迟单元的结构有多种形式，其中一种由BUF(Buffer，缓冲器)和MUX(复用器)组成。参见图1，给出了三个延迟单元，n-1、n和n+1，其选择信号分别为Sn-1、Sn和Sn+1，延迟单元的选择信号采用one-hot(独热)机制，也就是同时只有一个MUX的选择端S置为‘1’，而其余的MUX的选择端均置为‘0’。DPLL进行延迟时，通过将相应的延迟单元的选择端置为‘1’来确定使用的延迟单元的个数，如某一时刻将延迟单元n的选择端Sn置为‘1’，则选择了n个延迟单元来进行延迟，时钟输入信号clk_in经过n个延迟单元(其中经过n个BUF)，然后得到延迟后的时钟信号clk_out。当由于PVT的影响，需要调整延迟单元的个数时，则将调整后对应的延迟单元的选择端置为‘1’，如将延迟单元的个数调整为n+1个时，则将延迟单元n+1的选择端Sn+1置为‘1’。通过改变延迟单元的个数，可以达到改变延迟时间的目的，如一个延迟单位可以延迟100ps，则采用20个延迟单位可以延迟2ns。另一种由BUF和MUX组成的延迟结构如图2所示，一个MUX上接有很多个BUF，MUX的选择信号为msel，msel从0开始取值，当msel为0时，时钟输入信号clk_in不经过任何BUF直接输出为clk_out；当msel为1时，时钟输入信号clk_in经过一个BUF后输出为clk_out；依此类推，当msel为n时，时钟输入信号clk_in经过n个BUF后输出为clk_out，msel的数值代表BUF的个数。通过改变msel的值，相应地改变时钟输入信号clk_in经过的BUF的个数，可以达到改变延迟时间的目的，如一个BUF延迟5ns，那么经过20个BUF可以将clk_in延迟100ns。
另外，还有一种延迟单元由门电路组成，由于或非门、与门、或门的延迟相对于非门和与非门的延迟比较大，因此通常采用与非门电路组成延迟单元。例如，参见图3，给出了m个延迟单元，S0、...、Sn、Sn+1、...、Sm(m>n)，其选择信号分别为MSEL0、...、MSELn、MSELn+1、...、MSELm，延迟单元采用one-hot机制。当将延迟单元Sn的选择信号MSELn置‘1’时，时钟输入信号clk_in经过n个延迟单元(3n个与非门)后，得到延迟后的时钟信号clk_out。如果需要将延迟单元的个数调整为n+1，则将延迟单元Sn+1的选择信号MSELn+1置为‘1’。延迟单元的个数不同，延迟的时间也不同，如果一个与非门可以延迟5ns，则一个延迟单元可以延迟15ns，10个延迟单元可以延迟150ns等等。
在实现本发明的过程中，发明人发现现有技术至少具有以下缺点：
DPLL在动态补偿PVT的影响时，会产生毛刺，导致边缘敏感电路工作异常甚至整个系统异常。例如，当DPLL采用BUF与MUX组成的延迟单元时，在更新延迟单元个数的过程中，由于MUX选择端的跳变，非常容易造成毛刺的产生。参见图4，clk_in代表时钟输入信号，一个时钟周期为50ns，图中的E，B，F，I分别代表图1中E，B，F，I点的信号，S代表MUX的选择信号。当时钟输入信号运行至50ns时，DPLL将延迟单元由n个增加至n+1个，此时选择端Sn由‘1’跳变至‘0’，Sn+1由‘0’跳变至‘1’，跳变前I点的信号与E点的信号相同，跳变后I点的信号与F点的信号相同。由于跳变时为时钟输入信号的上升沿，E点为低电平，而F点为高电平，I点希望跟随E点的低电平，却被F点的信号拉至高电平，继而再跟随F点的信号变为低电平，因此产生图4所示的毛刺。当DPLL采用与非门结构的延迟单元时，由于与非门的延迟，在更新延迟单元的个数时，也会造成毛刺的产生。参见图5，图中的虚线代表clk_in被延迟了n个延迟单元后输出的情况，点划线代表时钟输入信号clk_in被延迟n+1个延迟单元后输出的情况。当T0时刻MSEL发生跳变时，由于细实线所代表的延迟时间和粗实线所代表的延迟时间不同，导致在延迟单元Sn内的c点处产生一个毛刺。
发明内容
为了在延迟过程中实现无毛刺，本发明实施例提供了一种数字锁相环和消除毛刺的方法。所述技术方案如下：
本发明实施例提供了一种数字锁相环，所述数字锁相环包括：触发器和延迟线；
所述触发器，用于利用延迟后的时钟信号采样所述延迟线内的第一延迟单元选择端的信号，并输出所述采样后的信号给所述延迟线内的第二延迟单元的选择端，所述第一延迟单元的选择端在所述触发器触发前处于置1状态，所述第二延迟单元的选择端在所述触发器触发后处于置1的状态，所述触发器的触发端与所述延迟线的输出端相连，输入端与所述第一延迟单元的选择端相连，输出端与所述第二延迟单元的选择端相连；
所述延迟线，用于在所述触发器触发前，以所述第一延迟单元对应的延迟阶数，对时钟输入信号进行延迟得到延迟后的时钟信号，在所述触发器触发后，以所述第二延迟单元对应的延迟阶数，对所述时钟输入信号进行延迟得到延迟后的时钟信号。
本发明实施例还提供了一种消除毛刺的方法，应用于包含延迟线和触发器的数字锁相环，所述方法包括：
所述触发器从触发端接收所述延迟线输出的延迟后的时钟信号，并从输入端接收所述延迟线内的第一延迟单元选择端的信号，所述第一延迟单元的选择端在所述触发器触发前处于置1状态；
所述触发器利用所述延迟后的时钟信号采样所述第一延迟单元选择端的信号，并输出所述采样后的信号给所述延迟线内的第二延迟单元的选择端，所述第二延迟单元的选择端在所述触发器触发后处于置1的状态。
本发明实施例通过在数字锁相环中增加触发器，利用延迟后的时钟信号对延迟线内的第一延迟单元的选择信号进行采样，将采样的结果作为该延迟线内的第二延迟单元的选择信号，使得该延迟线内的延迟单元的选择端跳变避开了时钟输入信号的边沿，有效地避免了在时钟边沿处更新延迟阶数时发生跳变带来的毛刺。
附图说明
图1是现有技术中由BUF和MUX组成的延迟单元的一种结构示意图；
图2是现有技术中由BUF和MUX组成的延迟单元的另一种结构示意图；
图3是现有技术中由与非门组成的延迟单元的结构示意图；
图4是图1中的延迟单元更新延迟阶数的时序图；
图5是图3中的延迟单元的时钟路径示意图；
图6是本发明实施例提供的数字锁相环的结构示意图；
图7是本发明实施例1提供的延迟线和触发器的结构示意图；
图8是本发明实施例1提供的延迟线、触发器和鉴相器的结构示意图；
图9是本发明实施例1提供的延迟线的更新时序图；
图10是本发明实施例2提供的延迟线和触发器的结构示意图；
图11是本发明实施例2提供的延迟线、触发器和鉴相器的结构示意图；
图12是本发明实施例3提供的延迟线、触发器和时钟处理单元的结构示意图；
图13是本发明实施例3提供的延迟线、触发器、时钟处理单元和鉴相器的结构示意图；
图14是图13所示的结构中延迟线的一种更新时序图；
图15是图13所示的结构中延迟线的另一种更新时序图；
图16是本发明实施例4提供的消除毛刺的方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例通过在数字锁相环中增加触发器来实现更新延迟阶数时无毛刺产生。本发明实施例提供的数字锁相环由MASTER模块和SLAVE模块组成，其中，MASTER模块可以与多个SLAVE模块相连，参见图6，以MASTER模块601与一个SLAVE模块602相连为例进行说明。
MASTER模块601，用于对系统时钟周期进行检测，并将检测到的时钟周期对应成延迟阶数输出给SLAVE模块602作为延迟参考；还用于周期性地检测系统的时钟周期，在需要补偿PVT的影响时，对系统时钟进行延迟，并在延迟结束后，输出MASTER为锁定状态的指示和刷新脉冲给SLAVE模块602。MASTER模块601包括：主时钟处理单元601a、延迟线(Delay Line)601b、鉴相器(Phase Detector)601c和延迟控制状态机(Delay Control FSM)601d。
主时钟处理单元601a，用于对系统的主时钟(hclk)进行2分频，即将频率变为主时钟频率的一半，而周期变为主时钟周期的两倍。其中，2分频后的一路输出，先进行逻辑非运算，然后作为时钟划分信号(clk_div)发送给延迟线601b，另一路输出作为参考信号(clk_ref)发送给鉴相器601c。
延迟线601b，用于接收主时钟处理单元601a发来的时钟划分信号，按照延迟控制状态机601d指示的延迟阶数，对该时钟划分信号进行延迟，并将延迟后的时钟信号(clk_dly)发送给鉴相器601c。
鉴相器601c，用于接收主时钟处理单元601a发送的参考信号(clk_ref)，对接收到的延迟线601b发送的延迟后的时钟信号(clk_dly)进行采样，并将采样的结果以跳变信号(transition)的形式发送给延迟控制状态机601d；具体如下：用参考信号的上升沿对延迟后的时钟信号进行采样，直到延迟后的时钟信号的下降沿到来为止，此时参考信号和延迟后的时钟信号相差半个周期，即代表了主时钟(hclk)已经被延迟线601b延迟了一个周期，此外，也可以用参考信号的下降沿对延迟后的时钟信号进行采样。
延迟控制状态机601d，用于接收鉴相器601c发送的跳变信号，判断该跳变信号是否发生变化，如果该跳变信号不发生变化，则向延迟线601b发送增加一个单位的延迟阶数的命令，指示延迟线601b按照增加后的延迟阶数对时钟划分信号进行延迟；如果该跳变信号发生变化，则延迟线601b完成延迟，输出MASTER为锁定状态的指示、刷新脉冲(update)和延迟线601b当前的延迟阶数(dly_tap_num)给SLAVE模块602；还用于周期性地检测系统的时钟周期，如果需要补偿的PVT影响，则指示延迟线进601b行延迟阶数的调整。
SLAVE模块602，用于根据MASTER模块601发送的延迟阶数(dly_tap_num)，对时钟输入信号(clk_in)进行延迟。SLAVE模块602包括：比率逻辑(Ratio Logic)单元602a、延迟线602b和输出使能单元602c。
比率逻辑单元602a，用于接收延迟控制状态机601d发送的刷新脉冲和延迟阶数(dly_tap_num)，按照预先设置的比率对该延迟阶数进行计算，并将计算之后的延迟阶数(dly_tap_num')发送给延迟线602b：其中，预先设置的比率可以通过寄存器写入比率逻辑单元602a中，且dly_tap_num’＝dly_tap_num*预先设置的比率。
延迟线602b，用于接收比率逻辑单元602a发送的延迟阶数(dly_tap_num’)，并按照接收到的延迟阶数对时钟输入信号进行延迟，并将延迟后的时钟信号(clk_out)发送给输出使能单元602c。
输出使能单元602c，用于对延迟线602b输出的延迟后的时钟信号(clk_out)进行输出使能控制，当允许延迟后的时钟信号输出时，将输出使能端(clk_stop)置‘1’；当不允许延迟后的时钟信号输出时，将输出使能端置‘0’，其中，设置输出使能端的值可以由寄存器实现。
本发明实施例中的延迟线(包括601b和602b)的延迟单元可以由或门、或非门、与门或者与非门组成，另外也可以由MUX和缓冲器组成。
实施例1
本发明实施例提供了一种数字锁相环，包括：MASTER模块601和SLAVE模块602，与图6所示的数字锁相环类似，MASTER模块601包括：主时钟处理单元601a、延迟线601b、鉴相器601c和延迟控制状态机601d，SLAVE模块602包括：比率逻辑单元602a、延迟线602b和输出使能单元602c。与图6所示的数字锁相环的区别在于，本实施例提供的SLAVE模块602还包括触发器602d，与延迟线602b相连，参见图7，具体如下：
触发器602d，用于利用延迟后的时钟信号clk_out，采样延迟线602b内的第一延迟单元选择端msel_0的信号，并输出该采样后的信号给延迟线内的第二延迟单元的选择端msel。第一延迟单元的选择端msel_0在触发器触发前处于置1状态，第二延迟单元的选择端msel在触发器触发后处于置1的状态。其中，触发器602d的触发端C与延迟线602b的输出端相连，输入端D与第一延迟单元的选择端msel_0相连，输出端Q与第二延迟单元的选择端msel相连，触发端C为高电平有效，即延迟后的时钟信号clk_out的上升沿后有效；
相应地，延迟线602b，还用于在触发器602d触发前，以第一延迟单元对应的延迟阶数，对时钟输入信号clk_in进行延迟，得到延迟后的时钟信号clk_out，在触发器602d触发后，以第二延迟单元对应的延迟阶数，对时钟输入信号clk_in进行延迟，得到延迟后的时钟信号clk_out。
进一步地，参见图8，本实施例中的鉴相器601c还用于利用接收到的参考信号(clk_ref)，对延迟线602b输出的延迟后的时钟信号(clk_out)，即反馈信号(clk_fb)，进行采样，得到参考信号和反馈信号之间的相位差，利用该相位差，控制延迟线602b是否在第二延迟单元对应的延迟阶数上继续更新延迟阶数。
本实施例中触发器602d的时序图如图9所示，图中的clk_0代表时钟输入信号clk_in被延迟线602b延迟了0°，msel_0代表当使用clk_0作为触发信号时，延迟线602b内的延迟单元的选择端的跳变情况，其中，msel0代表第一延迟单元的选择端由1跳变为0，msel1代表第二选择单元的选择端由0跳变为1；clk_90代表时钟输入信号clk_in被延迟线602b延迟了90°，msel_90代表了使用clk_90作为触发信号时，延迟线602b内的延迟单元的选择端的跳变情况，等等。图中可以看出，对于时钟输入信号clk_in进行四种不同相位的延迟，经过触发器602d触发后的延迟线602b内延迟单元选择端的变化，均处于延迟后的时钟信号clk_out的上升沿之后。
本实施例通过在数字锁相环中增加触发器，利用延迟后的时钟信号clk_out对延迟线602b内的第一延迟单元的选择信号进行采样，将采样的结果作为该延迟线内的第二延迟单元的选择信号，使得延迟线602b内的延迟单元的选择端变化在延迟后的时钟信号clk_out的上升沿之后，有效地避免了在时钟边沿处更新延迟阶数时发生跳变带来的毛刺。
实施例2
本发明实施例还提供了一种数字锁相环，包括：MASTER模块601和SLAVE模块602，与图6所示的数字锁相环的相同之处在于，MASTER模块601包括：主时钟处理单元601a、延迟线601b、鉴相器601c和延迟控制状态机601d，SLAVE模块602包括：比率逻辑单元602a、延迟线602b和输出使能单元602c；与图6所示的数字锁相环的区别在于，本实施例提供的SLAVE模块602还包括触发器602d和时钟处理单元602e，并且本实施例中延迟线602b内的延迟单元由或门或者或非门组成。参见图10，具体如下：
触发器602d，用于利用延迟后的时钟信号clk_out，采样延迟线602b内的第一延迟单元选择端msel_0的信号，并输出该采样后的信号给延迟线内的第二延迟单元的选择端msel。第一延迟单元的选择端msel_0在触发器触发前处于置1状态，第二延迟单元的选择端msel在触发器触发后处于置1的状态。其中，触发器602d的触发端C与时钟处理单元602e的输出端相连，输入端D与第一延迟单元的选择端msel_0相连，输出端Q与第二延迟单元的选择端msel相连，触发端C为高电平有效，即在时钟输入信号clk_in为高电平且延迟后的时钟信号clk_out的边沿后有效；
相应地，延迟线602b还用于在触发器602d触发前，以第一延迟单元对应的延迟阶数，对时钟输入信号clk_in进行延迟，得到延迟后的时钟信号clk_out，在触发器602d触发后，以第二延迟单元对应的延迟阶数，对时钟输入信号clk_in进行延迟，得到延迟后的时钟信号clk_out。
时钟处理单元602e，用于对系统时钟信号(clk)和延迟线602b延迟后的时钟信号(clk_out)进行逻辑处理，具体包括第一非门、第一MUX和与门。
第一非门，用于接收延迟线602b输出的延迟后的时钟信号(clk_out)，并输出信号给第一MUX的1端；
第一MUX，用于从0端接收延迟线602b输出的延迟后的时钟信号(clk_out)，从1端接收第一非门输出的信号，并输出信号给与门；
与门，用于接收第一MUX输出的信号和系统时钟信号(clk)，并输出信号给触发器602d的触发端C。
其中，第一MUX的选择端SEL的值可以由控制单元来控制。当对时钟输入信号(clk_in)延迟的时间大于等于1/4个时钟周期且小于等于3/4个时钟周期时，将SEL的信号置为0，当对时钟输入信号(clk_in)延迟的时间大于等于0个时钟周期且小于1/4个时钟周期时，或者当对时钟输入信号(clk_in)延迟的时间大于3/4个时钟周期且小于等于1个时钟周期时，将SE1的信号置为1。
进一步地，参见图11，本实施例中的鉴相器601c还用于利用接收到的参考信号(clk_ref)，对延迟线602b输出的延迟后的时钟信号(clk_out)，即反馈信号(clk_fb)，进行采样，得到参考信号和反馈信号之间的相位差，利用该相位差，控制延迟线602b是否在第二延迟单元对应的延迟阶数上继续更新延迟阶数。
本实施例通过在数字锁相环中增加触发器和时钟处理单元，利用对延迟后的时钟信号clk_out和系统时钟信号clk处理后的结果对延迟线602b内的第一延迟单元的选择信号进行采样，将采样的结果作为该延迟线内的第二延迟单元的选择信号，使得延迟线602b内的延迟单元的选择端变化发生在系统时钟信号clk为高电平且延迟后时钟信号clk_out的边沿之后，有效地避免了在时钟边沿处更新延迟阶数时发生跳变所产生的毛刺，以及由于第一延迟单元和第二延迟单元的延迟时间不同而导致的毛刺，从而消除了毛刺。另外，本实施例中的数字锁相环可以用来对时钟延迟任意相位，都不会产生毛刺，既可以应用于DDR，还可以应用于延迟系统时钟等等。
实施例3
本发明实施例还提供了一种数字锁相环，包括：MASTER模块601和SLAVE模块602，与图10所示的数字锁相环的区别在于，本实施例提供的SLAVE模块602包括时钟处理单元602f，与实施例2中的时钟处理单元602e相比，除包括第一非门、第一MUX和与门外，还包括第二非门，并且本实施例中延迟线602b内的延迟单元由与门或者与非门组成，或者由MUX和BUF组成。参见图12，具体如下：
触发器602d的触发端C为高电平有效，即在系统时钟信号clk为低电平且延迟后的时钟信号clk_out的边沿后有效，其余的功能均与实施例2中的相同，延迟线602b的功能与实施例2相同，此处不再赘述。
时钟处理单元602f，用于对系统时钟信号(clk)和延迟线602b延迟后的时钟信号(clk_out)进行逻辑处理，具体包括第一非门、第一MUX、第二非门和与门；
第一非门，用于接收延迟线602b输出的延迟后的时钟信号(clk_out)，并输出信号给第一MUX的1端；
第一MUX，用于从0端接收延迟线602b输出的延迟后的时钟信号(clk_out)，从1端接收第一非门输出的信号，并输出信号给与门；
第二非门，用于接收系统时钟信号(clk)，并输出信号给与门；
与门，用于接收第一MUX输出的信号和第二非门输出的信号，并输出信号给触发器602d的触发端C。
其中，第一MUX的选择端SEL的值可以由控制单元来控制。为了保证时序收敛，可以通过设置SEL的值，来保证clk_sample的高电平宽度大于1/4个时钟周期。当对时钟输入信号(clk_in)延迟的时间大于等于1/4个时钟周期且小于等于3/4个时钟周期时，将SEL的信号置为0，当对时钟输入信号(clk_in)延迟的时间大于等于0个时钟周期且小于1/4个时钟周期时，或者当对时钟输入信号(clk_in)延迟的时间大于3/4个时钟周期且小于等于1个时钟周期时，将SE1的信号置为1。
进一步地，参见图13，本实施例中的鉴相器601c还用于利用接收到的参考信号，对延迟线602b输出的延迟后的时钟信号clk_out(即clk_fb，反馈信号)进行采样，得到参考信号和反馈信号之间的相位差，利用该相位差，控制延迟线602b是否在第二延迟单元所对应的延迟阶数上继续更新延迟阶数。
参见图14和图15，clk为系统时钟信号，clk_in为时钟输入信号并与系统时钟信号clk同步，delay_sel代表的是需要对clk_in延迟相位的大小，SEL代表MUX的选择端信号，clk_out为延迟后的时钟信号，clk_sample为与门的输出信号，即触发器的触发信号，msel_0代表的是延迟线602b的第一延迟单元的选择端信号，msel代表的是延迟线602b的第二延迟单元的选择端信号。如图所示，由于需要保证新采样出来的msel_sample值在时钟clk的下降沿并且在延迟后的时钟clk_delay的上升沿之后变化，所以分两种情况：当延迟后的时钟clk_delay的上升沿在clk时钟的下降沿之前时，用时钟clk的下降沿来采样msel_0；当延迟后的时钟clk_delay的上升沿在clk时钟下降沿之后时，用clk_delay来采样msel_0，从而保证msel的变化是在clk的低电平且在延迟后时钟的边沿之后。为了更好地消除毛刺，第二延迟单元对应的延迟阶数与第一延迟单元对应的延迟阶数相差不应较大。
本实施例通过在数字锁相环中增加触发器和时钟处理单元，利用对延迟后的时钟信号clk_out和系统时钟信号clk处理后的结果对延迟线602b内的第一延迟单元的选择信号进行采样，将采样的结果作为该延迟线内的第二延迟单元的选择信号，使得延迟线602b内的延迟单元的选择端变化发生在系统时钟信号clk为低电平且延迟后时钟信号clk_out的边沿之后，有效地避免了在时钟边沿处更新延迟阶数时发生跳变所产生的毛刺，以及由于第一延迟单元和第二延迟单元的延迟时间不同而导致的毛刺，保证了数字锁相环在动态补偿PVT影响时，不会产生毛刺。另外，本实施例中的数字锁相环可以用来对时钟延迟任意相位，都不会产生毛刺，既可以应用于DDR，还可以应用于延迟系统时钟等等。
实施例4
参见图16，本发明实施例提供了一种消除毛刺的方法，应用于包含延迟线602b和触发器602d的数字锁相环，具体包括：
1601：触发器602d从触发端C接收延迟线602b输出的延迟后的时钟信号clk_out；
1602：触发器602d从输入端D接收延迟线602b内的第一延迟单元选择端msel_0的信号，第一延迟单元的选择端msel_0在触发器602d触发前处于置1状态；
1603：触发器602d利用延迟后的时钟信号clk_out采样第一延迟单元选择端msel_0的信号；
1604：触发器602d输出采样后的信号给延迟线602b内的第二延迟单元的选择端msel，第二延迟单元的选择端msel在触发器602d触发后处于置1的状态。
进一步地，上述方法还可以包括：
上述数字锁相环内的鉴相器601c利用接收到的参考信号clk_ref，对经触发器602d触发后的延迟线602b输出的延迟后的时钟信号进行采样，得到参考信号clk_ref和延迟后的时钟信号clk_out之间的相位差，利用该相位差控制延迟线602b是否在第二延迟单元对应的延迟阶数上继续更新延迟阶数。
进一步地，当本实施例中的延迟线602b的延迟单元由或门或者或非门组成，且数字锁相环还包括由第一非门、第一MUX和与门组成的时钟处理单元602e时，步骤1601具体包括：
第一非门接收延迟线602b输出的延迟后的时钟信号clk_out，并输出信号给第一MUX的1端；第一MUX从0端接收延迟线602b输出的延迟后的时钟信号clk_out，从1端接收第一非门输出的信号，并输出信号给与门；与门接收第一MUX输出的信号和系统时钟信号clk，并输出信号给触发器602d的触发端C；触发器602d从触发端C接收与门输出的信号。
进一步地，当本实施例中的延迟线602b的延迟单元由与门或与非门组成时，或者由MUX和缓冲器组成时，并且当数字锁相环还包括由第一非门、第一MUX、第二非门和与门组成的时钟处理单元602f时，步骤1601具体包括：
第一非门接收延迟线602b输出的延迟后的时钟信号clk_out，并输出信号给第一MUX的1端；第一MUX从0端接收延迟线602b输出的延迟后的时钟信号clk_out，从1端接收第一非门输出的信号，并输出信号给与门；第二非门接收系统时钟信号clk，并输出信号给与门；与门接收第一MUX输出的信号和第二非门输出的信号，并输出信号给触发器602d的触发端C；触发器602d从触发端C接收与门输出的信号。
在本实施例中，当对时钟输入信号clk_in延迟的时间大于等于1/4个时钟周期且小于等于3/4个时钟周期时，可以将第一MUX的选择端的信号置为0；当对时钟输入信号clk_in延迟的时间大于等于0个时钟周期且小于1/4个时钟周期时，或者当对时钟输入信号clk_in延迟的时间大于3/4个时钟周期且小于等于1个时钟周期时，可以将第一MUX的选择端的信号置为1；设置第一MUX的选择端的信号可以由寄存器来实现。
本实施例通过触发器利用延迟后的时钟信号clk_out和系统时钟信号clk对延迟线602b内的第一延迟单元的选择信号进行采样，将采样的结果作为该延迟线内的第二延迟单元的选择信号，使得延迟线602b内的延迟单元的选择端变化在系统时钟信号clk的上升沿之后，有效地避免了在时钟边沿处更新延迟阶数时发生跳变所产生的毛刺，以及由于第一延迟单元和第二延迟单元的延迟时间不同而导致的毛刺，保证了数字锁相环在动态补偿PVT影响时，不会产生毛刺。另外，本实施例中的数字锁相环可以用来对时钟延迟任意相位，都不会产生毛刺，既可以应用于DDR，还可以应用于延迟系统时钟等等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种数字锁相环，其特征在于，所述数字锁相环包括：触发器和延迟线；
所述触发器，用于利用延迟后的时钟信号采样所述延迟线内的第一延迟单元选择端的信号，并输出所述采样后的信号给所述延迟线内的第二延迟单元的选择端，所述第一延迟单元的选择端在所述触发器触发前处于置1状态，所述第二延迟单元的选择端在所述触发器触发后处于置1的状态，所述触发器的触发端与所述延迟线的输出端相连，输入端与所述第一延迟单元的选择端相连，输出端与所述第二延迟单元的选择端相连；
所述延迟线，用于在所述触发器触发前，以所述第一延迟单元对应的延迟阶数，对时钟输入信号进行延迟得到延迟后的时钟信号，在所述触发器触发后，以所述第二延迟单元对应的延迟阶数，对所述时钟输入信号进行延迟得到延迟后的时钟信号。
2.根据权利要求1所述的数字锁相环，其特征在于，所述数字锁相环还包括：
鉴相器，用于利用接收到的参考信号对所述延迟线输出的延迟后的时钟信号进行采样，得到所述参考信号和延迟后的时钟信号之间的相位差，利用所述相位差控制所述延迟线是否在所述第二延迟单元对应的延迟阶数上继续更新延迟阶数。
3.根据权利要求1所述的数字锁相环，其特征在于，所述延迟线内的第一延迟单元和第二延迟单元均由或门、或非门、与门或者与非门组成，或者由复用器MUX和缓冲器组成。
4.根据权利要求3所述的数字锁相环，其特征在于，当所述延迟线的第一延迟单元和第二延迟单元均由或门或者或非门组成时，所述数字锁相环还包括时钟处理单元，所述时钟处理单元包括第一非门、第一MUX和与门；
所述第一非门，用于接收所述延迟线输出的延迟后的时钟信号，并输出信号给所述第一MUX的1端；
所述第一MUX，用于从0端接收所述延迟线输出的延迟后的时钟信号，从1端接收所述第一非门输出的信号，并输出信号给所述与门；
所述与门，用于接收所述第一MUX输出的信号和系统时钟信号，并输出信号给所述触发器的触发端。
5.根据权利要求3所述的数字锁相环，其特征在于，当所述延迟线的第一延迟单元和第二延迟单元均由与门或与非门组成时，或者由MUX和缓冲器组成时，所述数字锁相环还包括时钟处理单元，所述时钟处理单元包括第一非门、第一MUX、第二非门和与门；
所述第一非门，用于接收所述延迟线输出的延迟后的时钟信号，并输出信号给所述第一MUX的1端；
所述第一MUX，用于从0端接收所述延迟线输出的延迟后的时钟信号，从1端接收所述第一非门输出的信号，并输出信号给所述与门；
所述第二非门，用于接收系统时钟信号，并输出信号给所述与门；
所述与门，用于接收所述第一MUX输出的信号和所述第二非门输出的信号，并输出信号给所述触发器的触发端。
6.根据权利要求4或5所述的数字锁相环，其特征在于，所述数字锁相环还包括：
控制单元，用于当对所述时钟输入信号延迟的时间大于等于1/4个时钟周期且小于等于3/4个时钟周期时，将所述第一MUX的选择端的信号置为0，当对所述时钟输入信号延迟的时间大于等于0个时钟周期且小于1/4个时钟周期时，或者当对所述时钟输入信号延迟的时间大于3/4个时钟周期且小于等于1个时钟周期时，将所述第一MUX的选择端的信号置为1。
7.一种消除毛刺的方法，其特征在于，应用于包含延迟线和触发器的数字锁相环，所述方法包括：
所述触发器从触发端接收所述延迟线输出的延迟后的时钟信号，并从输入端接收所述延迟线内的第一延迟单元选择端的信号，所述第一延迟单元的选择端在所述触发器触发前处于置1状态；
所述触发器利用所述延迟后的时钟信号采样所述第一延迟单元选择端的信号，并输出所述采样后的信号给所述延迟线内的第二延迟单元的选择端，所述第二延迟单元的选择端在所述触发器触发后处于置1的状态。
8.根据权利要求7所述的消除毛刺的方法，其特征在于，所述方法还包括：
所述数字锁相环的鉴相器利用接收到的参考信号，对经所述触发器触发后的所述延迟线输出的延迟后的时钟信号进行采样，得到所述参考信号和延迟后的时钟信号之间的相位差，利用所述相位差控制所述延迟线是否在所述第二延迟单元对应的延迟阶数上继续更新延迟阶数。
9.根据权利要求7所述的消除毛刺的方法，其特征在于，当所述延迟线内的第一延迟单元和第二延迟单元均由或门或者或非门组成，且所述数字锁相环还包括由第一非门、第一MUX和与门组成的时钟处理单元时，所述触发器从触发端接收所述延迟线输出的延迟后的时钟信号，具体包括：
所述第一非门接收所述延迟线输出的延迟后的时钟信号，并输出信号给所述第一MUX的1端；
所述第一MUX从0端接收所述延迟线输出的延迟后的时钟信号，从1端接收所述第一非门输出的信号，并输出信号给所述与门；
所述与门接收所述第一MUX输出的信号和系统时钟信号，并输出信号给所述触发器的触发端；
所述触发器从触发端接收所述与门输出的信号。
10.根据权利要求7所述的消除毛刺的方法，其特征在于，当所述延迟线内的第一延迟单元和第二延迟单元均由与门或与非门组成时，或者由MUX和缓冲器组成时，并且当所述数字锁相环还包括由第一非门、第一MUX、第二非门和与门组成的时钟处理单元时，所述触发器从触发端接收所述延迟线输出的延迟后的时钟信号，具体包括：
所述第一非门接收所述延迟线输出的延迟后的时钟信号，并输出信号给所述第一MUX的1端；
所述第一MUX从0端接收所述延迟线输出的延迟后的时钟信号，从1端接收所述第一非门输出的信号，并输出信号给所述与门；
所述第二非门接收系统时钟信号，并输出信号给所述与门；
所述与门接收所述第一MUX输出的信号和所述第二非门输出的信号，并输出信号给所述触发器的触发端；
所述触发器从触发端接收所述与门输出的信号。
11.根据权利要求9或10所述的消除毛刺的方法，其特征在于，所述方法还包括：
当对所述时钟输入信号延迟的时间大于等于1/4个时钟周期且小于等于3/4个时钟周期时，将所述第一MUX的选择端的信号置为0；
当对所述时钟输入信号延迟的时间大于等于0个时钟周期且小于1/4个时钟周期时，或者当对所述时钟输入信号延迟的时间大于3/4个时钟周期且小于等于1个时钟周期时，将所述第一MUX的选择端的信号置为1。
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