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CN101331603B - 在同一衬底上集成平面和三栅器件 - Google Patents

在同一衬底上集成平面和三栅器件 Download PDF

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CN101331603B CN2006800476613A CN200680047661A CN101331603B CN 101331603 B CN101331603 B CN 101331603B CN 2006800476613 A CN2006800476613 A CN 2006800476613A CN 200680047661 A CN200680047661 A CN 200680047661A CN 101331603 B CN101331603 B CN 101331603B
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Abstract

一种装置包括：在衬底上形成的第一扩散，第一扩散包括一对沟道，每个沟道将源极与漏极分开；在衬底上形成的第二扩散，第二扩散包括将源极与漏极分开的沟道；在衬底上形成的第一栅电极，其中第一栅电极与第一扩散上的所述对沟道其中之一交叠以形成通栅晶体管；以及在衬底上形成的第二栅电极，其中第二栅电极与第一扩散的所述对沟道其中之一交叠以形成下拉晶体管，并与第二扩散的沟道交叠以形成上拉晶体管，并且其中通栅、下拉和上拉晶体管具有至少两种不同的构造。公开了其它实施例并要求其权益。

Description

在同一衬底上集成平面和三栅器件
技术领域
本发明一般涉及半导体晶体管，具体但并不排他地，涉及包括集成到同一衬底上的不同类型晶体管的存储单元。
背景技术
图1A示意示出静态随机存取存储器(SRAM)单元100的一个实施例。SRAM单元100包括一对反相器102和104，其中反相器102的输出耦合到反相器104的输入，而反相器104的输出耦合到反相器102的输入。以这种方式耦合反相器102和104产生自持式存储单元。除了反相器102和104外，SRAM单元100还包括一对通栅晶体管106和108。通栅晶体管106耦合到反相器102的输入和反相器104的输出，而通栅晶体管108耦合到反相器102的输出和反相器104的输入。
图1B示意示出作为SRAM单元100的半导体实现的理想SRAM单元150。SRAM单元150包括一对通栅晶体管170和176、由下拉晶体管178和上拉晶体管180组成的第一反相器以及由下拉晶体管172和上拉晶体管174组成的第二反相器。在一个实施例中，通栅和下拉晶体管是NMOS，而上拉晶体管是PMOS。因此，SRAM单元100是六晶体管SRAM单元，因为它包括总共六个晶体管。通常，SRAM单元150中的所有六个晶体管具有相同的构造，例如平面晶体管或三栅晶体管。
SRAM单元150包括在衬底152上构建的具有可变宽度W的若干“扩散”154、156、158和160。每个扩散包括至少一个源极、至少一个漏极以及分开每个源极/漏极对的至少一个沟道。也构建在衬底152上的是可变栅极长度L的若干栅电极162、164、166和168。在栅电极与扩散交叠的所选位置处形成晶体管。例如，在扩散154与栅电极162交叠处形成通栅晶体管170，在扩散154与栅电极166交叠处形成下拉晶体管172，并在扩散156与栅电极166交叠处形成上拉晶体管174。该SRAM单元是“理想”单元，因为如下所述，即使不是不可能，但也难以在所有晶体管具有相同类型的SRAM单元中具有恒定宽度的扩散和栅电极。
图2A和图2B示出调谐SRAM单元150中晶体管的相对强度的一对方法。为使SRAM单元150以稳定方式操作，形成SRAM单元150的晶体管最好具有不同的强度：对于稳定操作，下拉晶体管172和178可以是最强的，通栅晶体管170和176仅次于最强的，并且上拉晶体管174和180是最弱的。对于特定的晶体管构造，通过改变扩散的宽度W、栅电极的栅极长度L或者它们两者来调整晶体管的强度。对于给定值的W，L的值越大，形成的晶体管越弱；类似地，对于给定值的L，W越大，形成的晶体管越强。一般来说，PMOS晶体管比具有相同W和L的NMOS晶体管更弱。上拉晶体管可具有与通栅相同的W和L，使得上拉晶体管是最弱的。
图2A示出SRAM单元200的一个实施例，其中改变扩散的宽度W以改变晶体管的强度。因此，扩散202在它与栅电极210相交以形成通栅晶体管处具有第一宽度W1，而在它与栅电极212相交以形成下拉晶体管处具有第二宽度W2。由于W1小于W2，所以所得到的通栅晶体管比下拉晶体管更弱。类似地，扩散206在它与栅电极216相交以形成通栅晶体管处较窄，而在它与栅电极214相交以形成下拉晶体管处较宽。图2B示出SRAM单元250的一个实施例，其中改变栅电极的长度L以改变晶体管强度。因此，栅电极252在它与扩散260相交以形成下拉晶体管处具有第一宽度H1，而在它与扩散262相交以形成下拉晶体管处具有第二宽度H2。由于H1小于H2，所以所得到的通栅晶体管比下拉晶体管更弱。类似地，栅电极256在它与扩散266相交以形成通栅晶体管处较窄，而在它与扩散264相交以形成下拉晶体管处较宽。
在图2A和图2B中采用的技术遇到几个问题。扩散和栅电极的有效图案形成和蚀刻最好两者都应是直线的。但是，改变扩散的宽度W产生了“割阶”204和208，而改变栅电极的宽度H也产生了割阶254和258。对于亚100nm技术，栅极长度L和扩散宽度W小于用于以光刻法形成扩散和栅电极图案的光波长，这些割阶的存在极大增加了用于形成特征的图案的掩模的复杂度，以及在图案形成时正确蚀刻特征的难度。
附图说明
参照以下附图来描述本发明的非限制且非穷举实施例，其中在各个视图中相似的参考标号表示相似的部分，除非另有规定。
图1A是静态随机存取存储器(SRAM)单元的一个实施例的示意图。
图1B是半导体衬底上的SRAM单元的构造的平面图。
图2A是用于控制SRAM单元实施例中晶体管强度的技术的一个实施例的平面图。
图2B是用于控制SRAM单元实施例中晶体管强度的技术的一个备选实施例的平面图。
图3是根据本发明的SRAM单元的平面图。
图4是在本发明实施例中可用的三栅晶体管的一个实施例的透视图。
图5是在本发明实施例中可用的平面晶体管的一个实施例的截面正视图。
图6A是经过掩模以形成根据本发明的一组SRAM单元的一组SRAM单元的平面图。
图6B-6G是基本上沿图6A中的剖面线A-A截取的截面正视图，示出了用于构建根据本发明SRAM单元的一个实施例的工艺的实施例。
图7A是经过掩模以形成根据本发明的一组SRAM单元的一组SRAM单元的平面图。
图7B-7I是基本上沿图7A中的剖面线A-A截取的截面正视图，示出了用于构建根据本发明SRAM单元的一个实施例的工艺的备选实施例。
图8是包括根据本发明SRAM单元的一个实施例的系统的实施例的示意图。
具体实施方式
本文描述了用于在静态随机存取存储器(SRAM)单元中集成不同类型晶体管的装置、系统和方法的实施例。在以下说明中，描述了大量具体细节，以便提供对本发明实施例的透彻理解。但是，本领域的技术人员会认识到，可在没有这些具体细节中的一个或多个的情况下或者用其它方法、部件、材料等来实施本发明。在其它情况下，没有详细示出或描述众所周知的结构、材料或操作，但是它们仍然包含在本发明的范围内。
本说明书中通篇提到“一个实施例”或“实施例”是指结合该实施例所述的特定特征、结构或特性包含在本发明的至少一个实施例中。因此，在本说明书中短语“在一个实施例中”或“在实施例中”的出现不一定都指同一个实施例。此外，特定特征、结构或特性可通过任何适当方式组合在一个或多个实施例中。
图3示出根据本发明的半导体SRAM单元300的一个实施例的顶视图。SRAM单元300包括衬底301，在其上构建了第一扩散320、第二扩散322、第三扩散324和第四扩散326。在衬底上还构建了第一栅电极328、第二栅电极330、第三栅电极332和第四栅电极334。扩散和栅电极例如通过连接器336、338、339、340、341和342连接到电信号节点。
衬底301可包括一层或多层任何众所周知的绝缘衬底，例如二氧化硅、氮化物、氧化物和蓝宝石。在其它实施例中，衬底301可以是半导体，例如但不限于单晶硅(即单晶体硅)和砷化镓。在又一些实施例中，衬底301可包括绝缘体、导体或半导体层的组合或子组合。
在SRAM单元300中，各个扩散320、322、324和326具有基本上统一的宽度W，但这一般不是必需的。为了确保适当的单元稳定性，单元两侧的晶体管应当匹配。例如，晶体管302应当与晶体管308相同，304与310相同，且306与312相同。成一对的晶体管应当具有栅极长度和扩散宽度。例如，栅极328的栅极长度应当与栅极332的相同。扩散320、322、324和326可由任何众所周知的半导体材料形成，例如但不限于硅(Si)、锗(Ge)、锗化硅(SixGey)、砷化镓(GaAs)、InSb、GaP、GaSb和碳纳米管。类似地，各个栅电极328、330、332和334具有基本上统一的宽度H，但是特定栅电极的宽度无需与任何其它栅电极的宽度相同。可使用半导体，例如用于扩散的那些半导体，来形成栅电极328、330、332和334，或者可由包含金属、金属化合物或金属合金中的一项或多项的导体来形成。
如在SRAM单元150中那样，在栅电极与扩散中的沟道交叠的所选位置形成晶体管。例如，在扩散320与栅电极328交叠处形成通栅晶体管302，在扩散320与栅电极330交叠处形成第一下拉晶体管304，并在扩散322与栅电极330交叠处形成第一上拉晶体管306。类似地，在扩散326与栅电极332交叠处形成第二通栅晶体管308，在扩散326与栅电极334交叠处形成第二下拉晶体管，并在扩散324与栅电极334交叠处形成第二上拉晶体管。
但与SRAM单元150不同，在SRAM单元300中，将扩散和栅电极构造成使得在其交叠处形成的晶体管可具有不同类型(即它们可具有不同的构造)。例如，在一个实施例中，通栅晶体管302和308可以是平面晶体管，下拉晶体管304和310是三栅晶体管，而上拉晶体管306和312是平面晶体管。在另一个实施例中，通栅晶体管302和308可以是平面晶体管，而下拉晶体管304和310以及上拉晶体管306和312全部是三栅晶体管。在又一个实施例中，通栅晶体管302和308以及上拉晶体管306和312可以是具有浅侧壁的三栅晶体管，而下拉晶体管304和310是具有较深侧壁的三栅晶体管。当然，在其它实施例中，也可使用除以上所述之外的其它平面和三栅晶体管组合。在同一晶圆上集成两个或更多晶体管类型可采用相同布局为器件提供不同的器件特性。一般来说，这个概念可适用于需要不同晶体管强度的任何电路。当应用于SRAM单元时，这允许单元中的晶体管具有基本上恒定的扩散宽度和栅极宽度，这消除了布局中的割阶(参见图2A-2B)并简化了光刻法图案形成。基本上恒定的扩散宽度和栅电极宽度还允许SRAM单元区域更小。
图4示出可用于SRAM单元300中一个或多个晶体管的三栅晶体管400的一个实施例。在衬底402上形成三栅晶体管400，在所示实施例中，衬底402包括下单晶硅衬底404和例如二氧化硅膜的绝缘层406。三栅晶体管400包括在绝缘体406上形成的扩散408。扩散408包括在栅电极424的对侧上形成的源区430和漏区432。源区430和漏区432由相同导电率类型形成，诸如n型或p型导电率。
沟道区450位于源区430与漏区432之间的扩散408中。沟道区450也可定义为由栅电极424包围的扩散408的区域。如果对沟道区完全掺杂，则通常将它掺杂成源区430和漏区432的相反导电率类型。沟道区450可均匀地掺杂，或者可不均匀地掺杂，或者用不同浓度掺杂，以便提供特定的电气和性能特性。
长度L的栅电极424形成在沟道区450之上，并通过介电层422与扩散408分开。通过提供介电层422和栅电极424，它们二者包围了沟道450的三个侧面，三栅晶体管具有三个沟道和三个栅极：沿侧面412的一个(g1)，沿上表面416的第二个(g2)，以及沿侧壁410的第三个(g3)。晶体管400的有效栅“宽度”是侧壁410处扩散408的高度420加上该上表面416处扩散408的宽度414再加上侧壁412处扩散408的高度420之和。除了仅利用上表面416的平面器件之外，侧壁412和410还提供了附加导电表面。三栅晶体管的强度随侧壁的高度而增加，这在扩散宽度和栅极长度上给定相同布局的情况下，可提供期望的晶体管强度。
由于沟道区450的三个侧面被栅电极424和栅介电层422包围，因此晶体管400可通过完全耗尽方式进行操作，其中当晶体管400“导通”时，沟道区450完全耗尽，由此提供完全耗尽晶体管的有利电气特性和性能。也就是说，当晶体管400“导通”时，在沟道区450中形成耗尽区，连同在区450表面的反型层(即，在扩散的侧表面和上表面形成反型层)。反型层具有与源区和漏区相同的导电率类型，并且在源区与漏区之间形成导电沟道，以允许电流从源区流到漏区。
图5示出可用于SRAM单元、如SRAM单元300中的一个或多个晶体管的平面晶体管500的一个实施例。平面晶体管500包括衬底502，在其上形成扩散504、介电层510和栅电极512。扩散504包括通过沟道508彼此分开的源极506和漏极507。在所示实施例中，将源极506和漏极507掺杂成使得它们呈现n型导电率，而将沟道108掺杂成使得它呈现p型导电率；平面晶体管500由此是NMOS晶体管。但是，在其它实施例中，扩散504可包括通过n型导电率区彼此分开的一对p型导电率区-换言之是PMOS晶体管。栅电极512具有长度L，并设置在沟道508之上，但通过介电层510与沟道分开。
图6A-6G示出用于构建集成了两种不同晶体管类型(即两种不同构造)的SRAM单元、如SRAM单元300的一个实施例的工艺的实施例。对于SOI晶圆来说明附图。但是，该工艺也可适用于体晶圆。图6A和图6B一起说明该工艺的开始部分，图6A以顶视图而图6B以横截面进行说明。图6A示出包括在衬底604上形成的六个独立SRAM单元602a-602f的一组SRAM单元600。作为一个初始问题，在图6A和图6B中，已经在衬底604上形成扩散612和614的图案。在这个阶段，还未在衬底上形成栅电极，但在图7A中仍将它们示出，以便说明其位置。可采用典型的浅沟槽隔离工艺来实现扩散图案形成。可在Si上热生长衬垫氧化物，之后沉积氮化硅。在SiN上形成光致抗蚀剂的图案，从而现出用于蚀刻的区域，以便隔离硅扩散。在隔离蚀刻之后，扩散612具有一层衬垫氧化物616和隔离氮化物618。类似地，扩散614具有一层衬垫氧化物620和隔离氮化物622。根据侧壁的详细尺寸(参见[0034]段)和质量，可能希望使扩散氧化，以便在隔离氮化物和衬垫氧化物下面产生轻微底割。将一层沟槽氧化物610沉积在衬底604上，并平面化到隔离氮化物618的上表面。其余沟槽氧化物将填充隔离扩散的空间。将一层光致抗蚀剂606沉积在所有部件之上，并显影以暴露衬底上仅包括扩散或扩散的那些部分的区域，其将是三栅晶体管的一部分。
图6C示出蚀刻氧化硅而没有蚀刻隔离氮化物的初始选择性干法蚀刻之后的晶体管构造。从图6B的结构开始，干法蚀刻可剥掉光致抗蚀剂606，并蚀刻掉不在光致抗蚀剂606下面的沟槽氧化物610高度为h的区域。高度h等于两种类型晶体管例如扩散612上的晶体管与扩散614上的晶体管之间的目标侧壁高度差。对于具有硅主体全高的扩散614上的平面晶体管和扩散612上的三栅晶体管，高度差h应当是硅主体高度。如果侧壁小于扩散的全厚度，例如在逻辑区域中，则可应用附加光刻法以便单独对逻辑区域进行回蚀。如果高度差h大于隔离氮化物的厚度，则扩散612中的底割可在侧壁上留下一薄层氧化物630，从而保护它免于后续蚀刻以便去除氮化硅。使用干法蚀刻，使得可仔细控制高度h，以及防止沿表面624的底割。在该工艺的其它实施例中，当然可使用其它类型的蚀刻、如湿法蚀刻。在沟槽氧化物平面化和隔离氧化物开槽之后，可应用抗蚀和干法蚀刻步骤。在开槽之后进行图案形成的优点是减少了由于湿法蚀刻引起的横向蚀刻。
图6D示出去除隔离氮化物之后的晶体管构造。从图6C的构造开始，隔离氮化物618和隔离氮化物622均通过适当蚀刻去除了。用于去除隔离氮化物618和622的蚀刻剂可选择为氮化物，并且不影响或者最小程度地影响保护氧化物618和620以及沟槽氧化物610，使得这些成分保持不受去除隔离氮化物的干扰。
图6E示出去除保护衬垫氧化物616和620之后的晶体管构造。从图6D的构造开始，在一个实施例中，使用湿法蚀刻从扩散612和614蚀刻掉衬垫氧化物616和620。用于去除衬垫氧化物616和620的蚀刻剂还蚀刻沟槽氧化物610，引起沟槽氧化物610的整体减薄。但是，由于沟槽氧化物在各处都以相同速率进行蚀刻，所以扩散612周围的沟槽氧化物与扩散614周围的沟槽氧化物之间的深度h保持与之前大致相同。
图6F示出牺牲氧化物生长和去除之后的晶体管构造。从图6E的构造开始，在沟槽氧化物610以及扩散612和614上生长牺牲氧化层(未示出)。然后蚀刻掉牺牲氧化物，留下扩散612和扩散614。扩散612可以未被任何沟槽氧化物包围，并且将用于形成三栅晶体管，而扩散614继续在任一侧上具有沟槽氧化物610，并且将用于形成平面晶体管。
图6G示出沉积和蚀刻栅电极626之后的晶体管构造。将栅电极626沉积在衬底604上，使得它包围扩散612的三个侧面，从而形成三栅晶体管。一个介电层通常将扩散612与栅电极626分开，但是为了清楚起见，图中未示出那个介电层。还将栅电极626沉积在沟槽氧化物610之上以及扩散614的上表面。扩散614由此成为平面晶体管的一部分。如同三栅晶体管一样，介电层通常将扩散614与栅电极626分开，但是为了清楚起见，图中未示出那个介电层。容易看出，该工艺可适用于体衬底。通过正确预算隔离氧化物中的开槽量，可将扩散614上的晶体管制成具有浅侧壁的三栅晶体管。因此，可采用相似的工艺来制造不同强度的三栅晶体管。
图7A-7I示出用于构建集成了两种不同晶体管构造的SRAM单元、如SRAM单元300的一个实施例的工艺的备选实施例。图7B示出SRAM单元的初始状态，其中在衬底704上形成扩散708连同扩散708之上的衬垫氧化物712和隔离氮化物714。类似地，在衬底704上形成扩散710的图案，并且在扩散710之上形成衬垫氧化物716和隔离氮化物718的图案。执行沟槽蚀刻，并且在扩散708和710的侧壁上生长保护氧化物，隔离氮化物714和718在其上。生长保护氧化物之后在沟槽中沉积牺牲沟槽填充层706以及使用隔离氮化物714和718作为研磨终止进行平面化。在一个实施例中，牺牲沟槽填充层706可以是多晶硅。
图7A和图7C一起说明初始图案形成和蚀刻之后的单元构造。图7A示出由在衬底704上形成的六个独立SRAM单元702a-702f构成的一组SRAM单元700。如以上对于图7B所述的，已在衬底704上形成扩散708和710的图案。在这个阶段还未形成栅电极，但在图7A中仍将它们示出，以便说明其位置。图7C示出沿图7A中的剖面线A-A的横截面。从图7B所示的构造开始，光致抗蚀剂被沉积、暴露并显影，以便现出用于多晶硅蚀刻的区域。一旦现出多晶硅，就如图7C所示进行蚀刻。
图7D示出沉积沟槽氧化物之后的晶体管构造。从图7C的构造开始，将沟槽氧化物720沉积在衬底704上蚀刻掉多晶硅706的区域中，在这种情况下是在扩散710、保护氧化物716和隔离氮化物718的任一侧上。在沉积沟槽氧化物720之后，再次对整个组件进行平面化，以便使沟槽氧化物720基本上与多晶硅706齐平。
图7E示出湿法或干法蚀刻氧化物720之后的单元构造。从图7D的构造开始，可使用湿法蚀刻、如典型的浅沟槽隔离(STI)工艺来使沟槽氧化物720开槽。在一个实施例中，这种开槽蚀刻，干法蚀刻或湿法蚀刻，对于沟槽氧化物可具有非常高的选择性，意味着它们蚀刻沟槽氧化物702，而基本上没有蚀刻或以其它方式影响多晶硅706。如果使用湿法蚀刻，则蚀刻可能需要在衬垫氧化物716以上的水平面终止，以便避免升高隔离氮化物并使扩散710遭受后续蚀刻去除牺牲沟槽填充层706。干法蚀刻可在衬垫氧化物水平面下进行蚀刻，并留下扩散710的侧壁保护层，防止后续蚀刻。较深的蚀刻可提供具有浅侧壁的三栅晶体管。
图7F示出去除隔离氮化物714和718之后的单元构造。从图7E所示的构造开始，隔离氮化物714和隔离氮化物718均通过适当蚀刻去除了。用于去除隔离氮化物618和622的蚀刻剂可选择为氮化物，并且不影响或者最小程度地影响保护氧化物712和716、沟槽氧化物720和牺牲沟槽填充层706，使得这些成分保持不受去除隔离氮化物的干扰。
图7G示出去除牺牲沟槽填充层706之后的单元构造。从图7F的构造开始，通过适当蚀刻，从扩散708和衬垫氧化物712任一侧去除牺牲沟槽填充层706。用于去除706的蚀刻剂不影响或者最小程度地影响保护氧化物712和716以及沟槽氧化物720，使得这些成分以及扩散708和710保持不受去除牺牲沟槽填充层706的干扰。在一个实施例中，牺牲沟槽填充物是多晶硅，它可容易地去除而不破坏氧化硅和氮化硅。在一个实施例中，可在去除隔离氮化物之前去除牺牲沟槽填充层706。
图7H示出去除衬垫氧化物之后的单元构造。从图7G的构造开始，从扩散708蚀刻掉衬垫氧化物712，并从扩散710蚀刻掉衬垫氧化物716。用于去除衬垫氧化物的蚀刻剂还在沟槽氧化物720和衬底704中引起某种蚀刻。在衬底704中，该蚀刻导致扩散708与衬底之间的轻微底割726。然而，底割726基本上不影响所得到晶体管的构造或操作。
图7I示出沉积和蚀刻栅电极728之后的单元构造。从图7H的构造开始，将栅电极728沉积在衬底704上，使得它包围扩散708的三个侧面，从而形成三栅晶体管。一个介电层通常将扩散708与栅电极728分开，但是为了清楚起见，图中未示出那个介电层。还将栅电极728沉积在沟槽氧化物720之上以及扩散710的上表面。扩散710由此成为平面晶体管的一部分。如同三栅晶体管一样，介电层通常将扩散710与栅电极728分开，但是为了清楚起见，图中未示出那个介电层。
已经采用SOI衬底上的2个工艺选项说明了本发明。这些工艺还可适用于体晶圆。集成在一个衬底上的晶体管可包括各种侧壁高度的平面晶体管和三栅晶体管，以便采用相同或相似布局来提供不同的晶体管强度。一旦形成了扩散和隔离结构，就可将晶体管栅极加工成传统的多晶硅栅或高k/金属栅。
图8示出根据本发明的系统800。在系统800中，处理器802耦合到存储器如SDRAM 804，它在执行操作时与其交换数据。处理器802还包括输入和输出，处理器802通过输入和输出从处理器802可连接到的其它部件接收数据，并向其发射数据。在处理器802内的是一个或多个SRAM单元806，在一个实施例中，SRAM单元806可类似于SRAM单元300进行配置。
以上对本发明所示实施例的描述，包括在摘要中所描述的，并不是用来穷举或将本发明限于所公开的精确形式。虽然本文为了说明目的而描述了本发明的具体实施例和示例，但相关领域的技术人员会认识到，在本发明的范围内，各种等效修改是可能的。可根据以上详细描述对本发明进行这些修改。
在以下权利要求书中使用的术语不应当理解为将本发明限于说明书和权利要求书中所公开的具体实施例。而是，本发明的范围完全由以下权利要求书来确定，权利要求书要根据权利要求释义的已确定原则来解释。

Claims (23)

1.一种用于在同一衬底上集成不同类型晶体管的装置，包括：
在衬底上形成的第一扩散，所述第一扩散包括一对沟道，每个所述沟道将源极与漏极分开；
在所述衬底上形成的第二扩散，所述第二扩散包括将源极与漏极分开的沟道；
在所述衬底上形成的第一栅电极，其中所述第一栅电极与所述第一扩散上的所述对沟道其中之一交叠以形成通栅晶体管；以及
在所述衬底上形成的第二栅电极，其中所述第二栅电极与所述第一扩散的所述对沟道中的另一个交叠以形成下拉晶体管，并与所述第二扩散的所述沟道交叠以形成上拉晶体管，并且其中所述通栅、下拉和上拉晶体管具有至少两种不同的构造，所述至少两种不同的构造包括平面晶体管和三栅晶体管。
2.如权利要求1所述的装置，其中每个扩散具有恒定宽度。
3.如权利要求1所述的装置，其中每个栅电极具有恒定宽度。
4.如权利要求1所述的装置，其中所述通栅和上拉晶体管是平面晶体管，而所述下拉晶体管是三栅晶体管。
5.如权利要求1所述的装置，其中所述通栅晶体管是平面晶体管，而所述上拉和下拉晶体管是三栅晶体管。
6.如权利要求1所述的装置，还包括：
在所述衬底上形成的第三扩散，所述第三扩散包括将源极与漏极分开的沟道；
在所述衬底上形成的第四扩散，所述第四扩散其中包括一对沟道，每个沟道将源极与漏极分开；
在所述衬底上形成的第三栅电极，其中所述第三栅电极与所述第四扩散上的所述对沟道其中之一交叠以形成第二通栅晶体管；以及
在所述衬底上形成的第四栅电极，其中所述第四栅电极与所述第四扩散的所述对沟道中的另一个交叠以形成第二下拉晶体管，并与所述第三扩散的所述沟道交叠以形成第二上拉晶体管，并且其中所述第二通栅、下拉和上拉晶体管具有至少两种不同的构造，所述至少两种不同的构造包括平面晶体管和三栅晶体管。
7.如权利要求6所述的装置，其中所述第二通栅和第二上拉晶体管是平面晶体管，而所述第二下拉晶体管是三栅晶体管。
8.如权利要求6所述的装置，其中所述第二通栅晶体管是平面晶体管，而所述第二上拉和第二下拉晶体管是三栅晶体管。
9.如权利要求6所述的装置，其中所述第二栅电极耦合到所述第三扩散，而所述第四栅电极耦合到所述第二扩散。
10.一种用于在同一衬底上集成不同类型晶体管的工艺，包括：
在衬底上形成第一扩散，所述第一扩散包括一对沟道，每个所述沟道将源极与漏极分开；
在所述衬底上形成第二扩散，所述第二扩散包括将源极与漏极分开的沟道；
在所述衬底上形成第一栅电极，其中所述第一栅电极与所述第一扩散上的所述对沟道其中之一交叠以形成通栅晶体管；以及
在所述衬底上形成第二栅电极，其中所述第二栅电极与所述第一扩散的所述对沟道中的另一个交叠以形成下拉晶体管，并与所述第二扩散的所述沟道交叠以形成上拉晶体管，并且其中所述通栅、下拉和上拉晶体管具有至少两种不同的构造，所述至少两种不同的构造包括平面晶体管和三栅晶体管。
11.如权利要求10所述的工艺，其中每个扩散具有恒定宽度。
12.如权利要求10所述的工艺，其中每个栅电极具有恒定宽度。
13.如权利要求10所述的工艺，其中所述通栅和上拉晶体管是平面晶体管，而所述下拉晶体管是三栅晶体管。
14.如权利要求10所述的工艺，其中所述通栅晶体管是平面晶体管，而所述上拉和下拉晶体管是三栅晶体管。
15.如权利要求10所述的工艺，还包括：
在所述衬底上形成第三扩散，所述第三扩散包括将源极与漏极分开的沟道；
在衬底上形成第四扩散，所述第四扩散其中包括一对沟道，每个沟道将源极与漏极分开；
在所述衬底上形成第三栅电极，其中所述第三栅电极与所述第四扩散上的所述对沟道其中之一交叠以形成第二通栅晶体管；以及
在所述衬底上形成第四栅电极，其中所述第四栅电极与所述第四扩散的所述对沟道中的另一个交叠以形成第二下拉晶体管，并与所述第三扩散的所述沟道交叠以形成第二上拉晶体管，其中所述第二通栅、下拉和上拉晶体管具有至少两种不同的构造，所述至少两种不同的构造包括平面晶体管和三栅晶体管。
16.如权利要求15所述的工艺，还包括：将所述第二栅电极耦合到所述第三扩散，并将所述第四栅电极耦合到所述第二扩散。
17.如权利要求15所述的装置，其中所述第二通栅晶体管是平面晶体管，而所述第二上拉和第二下拉晶体管是三栅晶体管。
18.如权利要求15所述的装置，其中所述第二栅电极耦合到所述第三扩散，而所述第四栅电极耦合到所述第二扩散。
19.一种用于在同一衬底上集成不同类型晶体管的系统，包括：
SDRAM存储器；以及
处理器，耦合到所述SDRAM存储器，所述处理器其中包括至少一个SRAM存储单元，所述存储单元包括：
在衬底上形成的第一、第二、第三和第四扩散，所述第一和第四扩散其中具有一对沟道，每个所述沟道将源极与漏极分开，并且所述第二和第三扩散其中具有将源极与漏极分开的沟道，
在所述衬底上形成的第一和第三栅电极，其中所述第一栅电极与所述第一扩散上的所述对沟道其中之一交叠以形成第一通栅晶体管，并且所述第三栅电极与所述第四扩散上的所述对沟道其中之一交叠以形成第二通栅晶体管，
在所述衬底上形成的第二栅电极，其中所述第二栅电极与所述第一扩散的所述对沟道中的另一个交叠以形成第一下拉晶体管，并与所述第二扩散的所述沟道交叠以形成第一上拉晶体管，并且其中所述第一通栅、下拉和上拉晶体管具有至少两种不同的构造，所述至少两种不同的构造包括平面晶体管和三栅晶体管，以及
在所述衬底上形成的第四栅电极，其中所述第四栅电极与所述第四扩散的所述对沟道中的另一个交叠以形成第二下拉晶体管，并与所述第三扩散的所述沟道交叠以形成第二上拉晶体管，并且其中所述第二通栅、下拉和上拉晶体管包括至少两种不同的构造的晶体管，所述至少两种不同的构造包括平面晶体管和三栅晶体管。
20.如权利要求19所述的系统，其中每个扩散具有恒定宽度。
21.如权利要求19所述的系统，其中每个栅电极具有恒定宽度。
22.如权利要求19所述的系统，其中所述通栅和上拉晶体管是平面晶体管，而所述下拉晶体管是三栅晶体管。
23.如权利要求19所述的系统，其中所述通栅晶体管是平面晶体管，而所述上拉和下拉晶体管是三栅晶体管。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1893084A (zh) * 2005-07-07 2007-01-10 松下电器产业株式会社 半导体装置
US7512017B2 (en) * 2005-12-21 2009-03-31 Intel Corporation Integration of planar and tri-gate devices on the same substrate
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
JP2009130210A (ja) * 2007-11-26 2009-06-11 Toshiba Corp 半導体装置
US7629643B2 (en) * 2007-11-30 2009-12-08 Intel Corporation Independent n-tips for multi-gate transistors
US20090166743A1 (en) * 2007-12-26 2009-07-02 Ravi Pillarisetty Independent gate electrodes to increase read stability in multi-gate transistors
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
SG192532A1 (en) 2008-07-16 2013-08-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8354319B2 (en) 2010-10-15 2013-01-15 International Business Machines Corporation Integrated planar and multiple gate FETs
US8524546B2 (en) 2010-10-22 2013-09-03 International Business Machines Corporation Formation of multi-height MUGFET
US8524545B2 (en) 2010-10-22 2013-09-03 International Business Machines Corporation Simultaneous formation of FinFET and MUGFET
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8735972B2 (en) * 2011-09-08 2014-05-27 International Business Machines Corporation SRAM cell having recessed storage node connections and method of fabricating same
US8587068B2 (en) 2012-01-26 2013-11-19 International Business Machines Corporation SRAM with hybrid FinFET and planar transistors
US8964453B2 (en) 2012-06-28 2015-02-24 Synopsys, Inc. SRAM layouts
EP3084814B1 (en) * 2013-12-18 2023-08-23 Intel Corporation Heterogeneous layer device
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI571968B (zh) * 2014-11-20 2017-02-21 力晶科技股份有限公司 靜態隨機存取記憶體與其製造方法
KR102352153B1 (ko) 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US9985042B2 (en) * 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
US9871047B1 (en) * 2017-01-20 2018-01-16 United Microelectronics Corp. Memory structure and a method for forming the same
US10672889B2 (en) 2017-11-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102479996B1 (ko) * 2018-05-17 2022-12-20 삼성전자주식회사 반도체 장치
CN115938917A (zh) * 2021-07-20 2023-04-07 联华电子股份有限公司 半导体结构的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
US6949768B1 (en) * 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378414B2 (ja) * 1994-09-14 2003-02-17 株式会社東芝 半導体装置
JPH08204191A (ja) * 1995-01-20 1996-08-09 Sony Corp 電界効果トランジスタ及びその製造方法
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6459123B1 (en) * 1999-04-30 2002-10-01 Infineon Technologies Richmond, Lp Double gated transistor
JP4112358B2 (ja) * 2000-07-04 2008-07-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電界効果トランジスタ
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6630388B2 (en) * 2001-03-13 2003-10-07 National Institute Of Advanced Industrial Science And Technology Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same
US6787402B1 (en) * 2001-04-27 2004-09-07 Advanced Micro Devices, Inc. Double-gate vertical MOSFET transistor and fabrication method
US6635923B2 (en) * 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6833588B2 (en) * 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6611029B1 (en) * 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6869868B2 (en) * 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US6803631B2 (en) * 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
JP4922753B2 (ja) 2003-03-20 2012-04-25 パナソニック株式会社 半導体装置およびその製造方法
US7183611B2 (en) * 2003-06-03 2007-02-27 Micron Technology, Inc. SRAM constructions, and electronic systems comprising SRAM constructions
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US6924560B2 (en) * 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US7888201B2 (en) * 2003-11-04 2011-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US7335583B2 (en) * 2004-09-30 2008-02-26 Intel Corporation Isolating semiconductor device structures
US7352034B2 (en) * 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7547947B2 (en) * 2005-11-15 2009-06-16 International Business Machines Corporation SRAM cell
US7512017B2 (en) * 2005-12-21 2009-03-31 Intel Corporation Integration of planar and tri-gate devices on the same substrate
US7414877B2 (en) * 2006-01-23 2008-08-19 Freescale Semiconductor, Inc. Electronic device including a static-random-access memory cell and a process of forming the electronic device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
US6949768B1 (en) * 2004-10-18 2005-09-27 International Business Machines Corporation Planar substrate devices integrated with finfets and method of manufacture

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ZHENG GUO ET AL.FinFET-based SRAM design.LOW POWERELECTRONICS AND DESIGN, 2005. ISLPED ＇05.PROCEEDINGS OF THE 2005 INTERNATIONALSYMPOSIUM ON SAN DIEGO, CA, USA AUG. 8-10, 2005,PISCATAWAY, NJ, USA,IEEE.2005,2-7. *
ZHENGGUOETAL.FinFET-basedSRAMdesign.LOWPOWERELECTRONICSANDDESIGN 2005. ISLPED ＇05.PROCEEDINGS OF THE 2005 INTERNATIONALSYMPOSIUM ON SAN DIEGO

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