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CN101303673B - 接口板、模拟器、同步方法和同步程序 - Google Patents

接口板、模拟器、同步方法和同步程序 Download PDF

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Abstract

提供一种使安装CPU的CPU板和在计算机上模型化的外围硬件组件的外围硬件模型之间的处理同步的接口板。所述接口板相互连接CPU板和外围硬件模拟器。所述CPU板具有至少一个CPU，并且外围硬件模拟器通过外围硬件模型来模拟至少一个外围硬件组件的操作。所述接口板包括：等待指令单元，从CPU接收中断通知，然后通知外围硬件模型所述中断通知，并且将CPU设置为等待状态；以及释放单元，当从已被通知所述中断通知的外围硬件模型收到释放等待状态的指令时，释放CPU已被等待指令单元设置的等待状态。

Description

接口板、模拟器、同步方法和同步程序 
技术领域
本发明涉及用于使由CPU执行的处理与由模拟外围硬件组件的操作的外围硬件模型执行的处理同步的接口板、同步方法和同步程序。本发明还涉及模拟器。 
背景技术
如果测试被计划商业生产的目标产品的操作，应当期望通过实际制造与所述目标产品被设计的一样的配置来制造和测试所述目标产品。但是，由于制造成本和制造过程数目的限制，在很多情况下，通过被配置成通过硬件来模拟所述目标产品的一部分以及通过软件来模拟其它部分的模拟器，来执行操作测试。利用具有这种配置的模拟器，需要在硬件和软件互相同步以对齐时间轴的情况下执行操作测试。 
根据与本发明有关的相关传统技术，有一种已知的系统模拟器，其中通过模拟装置来整体地测试用于使用微型计算机的电子装置的程序和硬件组件(例如，见专利文献1：日本专利申请公开号：2000-35898)。所述系统模拟器包括硬件模拟器、虚拟模型模拟器和CPU模型模拟器。所述硬件模拟器测试硬件组件作为基于程序的软件组件。所述虚拟模型模拟器通过等效于硬件组件所执行的处理，来处理与硬件组件有关的程序的程序命令。所述CPU模型模拟器通过软件来测试程序，同时适当地利用硬件模拟器或虚拟模型模拟器的输出。 
但是，在具有其中CPU被构建成与CPU板一样的硬件而且其它外围组件被模型化(被构建成软件组件)的配置的模拟器中，没有有效的方法用于使CPU板和外围硬件模型之间的处理同步。 
根据专利文献1，整个系统模拟器被构建成在模拟装置上运行的 软件。所述专利文献1因此既没有公开又没有暗示硬件和模型化装置(每一个被构建成软件)之间的处理的同步。 
发明内容
本发明考虑到以上所描述的问题被做出，并且具有提供一种使由安装CPU的CPU板执行的处理与由外围硬件模型执行的处理同步的接口板、同步方法和同步程序的目的，所述外围硬件模型是通过计算机来模型化其它外围硬件组件所构建的。本发明还具有提供一种包含CPU板的模拟器、执行外围硬件模型化的外围硬件模拟器、以及接口板的目的。 
根据解决上述目的的本发明的一个方面，提供一种用于相互连接CPU板和外围硬件模拟器的接口板，所述CPU板具有至少一个CPU，所述外围硬件模拟器通过外围硬件模型来模拟至少一个外围硬件组件的操作，并且所述接口板包括：等待指令单元，从CPU接收中断通知，然后通知所述外围硬件模型所述中断通知，并且将CPU设置为等待状态；以及释放单元，当从已被通知中断通知的外围硬件模型收到释放等待状态的指令时，释放CPU已被等待指令单元设置的等待状态。 
为了解决上面的目的，上面所描述的接口板进一步包含可从所述CPU板和外围硬件模拟器访问的双端口存储器，其中当访问双端口存储器中的预定区域时，所述等待指令单元通知外围硬件模型所述中断通知并且将CPU设置为等待状态。 
为了解决上面的目的，上面所描述的接口板通过PCI总线连接到外围硬件模拟器。 
根据解决上述目的的本发明的另一方面，提供一种模拟器，包括：具有至少一个CPU的CPU板；通过外围硬件模型来模拟至少一个外围硬件组件的操作的外围硬件模拟器；从CPU接收中断通知，然后通知外围硬件模型所述中断通知，并且将CPU设置为等待状态的等待指令单元；以及当从已被通知中断通知的外围硬件模型收到释放等待状态 的指令时，释放CPU已被等待指令单元设置的等待状态的释放单元。 
同样为解决上述目的，上面所描述的模拟器进一步包含可从CPU板和外围硬件模拟器访问的双端口存储器，其中当访问双端口存储器中的预定区域时，所述等待指令单元通知外围硬件模型所述中断通知并且将CPU设置为等待状态。 
同样来解决上面的目的，在上面所描述的模拟器中，所述等待指令单元和释放单元通过PCI总线连接到外围硬件模拟器。 
根据解决上述目的的本发明的又一方面，提供一种用于使CPU和至少一个外围硬件模型相互同步的同步方法，所述至少一个外围硬件模型模型化外围硬件组件作为软件组件，并且所述同步方法包括：等待指令步骤，当从CPU收到中断通知时，通知外围硬件模型所述中断通知并且将CPU设置为等待状态；以及释放步骤，当从已被通知所述中断通知的所述外围硬件模型收到释放等待状态的指令时，释放CPU已在所述等待指令步骤中被设置的等待状态。 
同样为解决上面的目的，在上面所描述的同步方法中，当访问可从包含CPU的CPU板和使外围硬件模型工作的外围硬件模拟器访问的双端口存储器中的预定区域时，所述等待指令步骤通知外围硬件模型所述中断通知并且将CPU设置为等待状态。 
同样为解决上面的目的，在上面所描述的同步方法中，所述等待指令步骤和释放步骤由相互连接包含CPU的CPU板和使外围硬件模型工作的外围硬件模拟器的接口板执行，并且所述接口板通过PCI总线连接到所述外围硬件模拟器。 
根据本发明的又一方面，提供一种用于使计算机执行用于使CPU和至少一个外围硬件模型相互同步的同步处理的同步程序，所述至少一个外围硬件模型模型化外围硬件组件为软件组件，并且所述同步程序包括：等待指令步骤，当从CPU收到中断通知时，通知外围硬件模型所述中断通知并且将CPU设置为等待状态；以及释放步骤，当从已被通知所述中断通知的所述外围硬件模型收到释放等待状态的指令时，释放CPU已在所述等待指令步骤中被设置的等待状态。 
根据本发明，可在CPU板和外围硬件模型之间保持处理的同步。 
附图说明
图1是一示意图，示出按照本发明实施例的模拟器的配置； 
图2是一示意图，示出按照本发明实施例的PCI板的功能块； 
图3示出按照本发明实施例的寄存器功能分配和相应寄存器；以及 
图4示出按照本发明实施例的处理序列。 
具体实施方式
在下文中，参阅附图本发明的实施例将被描述。所述实施例将被描述为假定模拟对未压缩的图像数据执行JPEG压缩的装置的模拟器。 
图1示出按照所述实施例的模拟器的配置。 
模拟器5包含CPU板10、作为接口板的PCI板1和作为模拟外围硬件的操作的外围硬件模拟器的PC(个人计算机)30。 
所述CPU板10是在板上至少具有一个CPU的板。根据本实施例的所述CPU板包含构建它的装置配置的至少必要组件：CPU101；存储器102(RAM或ROM)；产生中断信号的中断控制器103；执行时间管理的计时器控制器104；相位同步电路PLL；以及复位电路RSET。 
所述PCI板1是用来连接所述CPU板10和PC30并且用作CPU板10和PC30之间的中间缓冲器的接口板。所述PCI板1具有可从所述CPU板10和PC30访问的双端口存储器20。所述双端口存储器20被内部配置成包含寄存器201、控制单元202、DMAC(Direct Memory AccessController，直接存储器访问控制器)203、和发送/接收缓冲器204。所述PCI板1通过总线连接连接到CPU板1以及通过PCI连接连接到PC30。 
所述PC30包含外围硬件模型301(在图1中被示为H/W模型)、驱动器302、和环境设置文件303。所述外围硬件模型301模式化JPEG压缩装置为软件组件。所述驱动器302被用来控制外围硬件模型301。所述PC30把一组外围硬件模型301、驱动器302和环境设置文件303作为一个外围硬件组件处理(在图1中示为外围H/W A、外围H/W B，...)。
根据本实施例的所述寄存器201被内部设立为2个寄存器，即，一个中断事件产生寄存器和一个中断/等待事件产生寄存器。接下来将描述在从这些寄存器进行访问的情况下的操作。 
当访问所述寄存器201中被设置用于中断事件产生寄存器的地址范围时，所述PCI板1通知外围硬件模型301一个中断。被设置在中断事件产生寄存器的地址范围内的值取0作为初始值。在初始值0，没有中断发生。 
当访问所述寄存器201中被设置用于中断/等待事件产生寄存器的地址范围时，所述PCI板1通知外围硬件模型301一个中断。同时，CPU101等待直到所述外围硬件模型301给出有关从等待(WAIT)释放的指令。被设置在中断/等待事件产生寄存器的地址范围内的值取0作为初始值。在初始值0，没有中断也没有等待发生。 
接下来，图2示出所述PCI板1的功能方框图。 
所述PCI板1包含：当从所述CPU板10收到中断通知时，通知PC30的外围硬件模型301所述中断通知，并且使所述CPU板10上的CPU101等待的等待指令单元2；以及当收到释放等待状态的指令时，释放由所述等待指令单元2使CPU101等待的等待状态的释放单元3。所述释放指令是从外围硬件模型301接收的。 
当从寄存器201中的预定寄存器外部访问时，所述等待指令单元2和释放单元3被激活操作。 
图3示出关于用于执行JPEG压缩的寄存器201的功能是如何被分配的“寄存器功能分配”。 
简档数据寄存器、传输源地址寄存器、和传输目的地地址寄存器包含要从所述CPU板10传输给外围硬件模型301并用于执行JPEG压缩的信息。在这个实施例中，所述简档数据寄存器包含例如JPEG压缩比的设置信息。所述传输源地址寄存器指出未压缩图像数据(或者换句话说，处理之前的图像数据)的地址。所述传输目的地地址寄存器指出JPEG压缩后的图像数据的地址。 
控制寄存器控制例如转换开始的JPEG压缩。操作状态寄存器包含所述外围硬件模型301的处理状态，例如“运行”或“转换错误”。 
在这个实施例中，如在“寄存器功能分配”中示出的地址范围，地址100到103的范围被分配给简档数据寄存器。地址104到107的范围被分配给传输源地址寄存器。地址108到10B的范围被分配给传输目的地地址寄存器。地址10C到10F的范围被分配给控制寄存器。地址110到113的范围被分配给操作状态寄存器。 
如在图3中的“相应寄存器”中示出的，地址10C到10F被分配给中断事件产生寄存器，以及地址110到113被分配给中断/等待事件产生寄存器。通过如此设置地址，当访问控制寄存器时(从地址10C开始)，中断事件被发出给所述外围硬件模型301。当访问操作状态寄存器时(从地址110开始)，中断事件被发出给外围硬件模型301，并且等待事件被同时发出给CPU101. 
接下来，根据这个实施例的JPEG压缩将以图4为参考被描述。 
首先，PCI板1预先将环境设置文件303的信息作为初始设置加载到控制单元202(步骤S1)。所述环境设置文件303包含在图3中示出的上面所描述的信息，并且所述控制单元202基于所述信息来设置和控制双端口存储器。 
所述CPU板10分别在寄存器201中的简档数据寄存器、传输源地址寄存器和传输目的地地址寄存器中设置简档数据、传输源地址和传输目的地地址(步骤S2)。在这个实施例中，所述简档数据、传输源地址和传输目的地地址包含在存储器102中，并且能够可替换地定义在所述环境设置文件303中。 
CPU101在寄存器201中的控制寄存器中设置用于开始JPEG转换的值，以便使外围硬件模型301开始JPEG转换(步骤S3)。 
因为被分配用于事件产生寄存器的控制寄存器被从CPU101访问，PCI板1将中断通知通过驱动器302发出给外围硬件模型301(步骤 4)。 
所述外围硬件模型301接收中断通知，然后检查在寄存器201中的控制寄存器中设置的内容。如果所述内容是用于开始JPEG转换的值，那么所述外围硬件模型301分别从寄存器201中的简档数据寄存器、传输源地址寄存器和传输目的地地址寄存器中读取简档数据、传输源地址和传输目的地地址(步骤S5)。 
此后，外围硬件模型301从PCI板1的DMAC 203请求DMA(DirectMemory Address，直接存储器地址)。收到DMA请求的所述DMAC 203经由PCI板1的发送/接收缓冲器，从CPU板10的存储器102传播未压缩的图像数据到外围硬件模型301执行处理的PC30的存储器上。 
所述外围硬件模型301开始压缩计算并且在寄存器201中的操作状态寄存器中设置预分配的值(步骤S6)。 
指出外围硬件模型301的处理内容(例如运行或转换错误)的值和标记被设置在操作状态寄存器中。所述标记指出处理是否需要外围硬件模型301和CPU101之间的同步。本实施例假定需要同步的处理现在被执行并且同步需要标记在步骤S6中被设置。 
为了读取操作状态，CPU101访问寄存器201中的操作状态寄存器(步骤S7)。 
因为对应于中断/等待事件产生寄存器的寄存器(例如操作状态寄存器)已经被访问而且同步需要标记被设置，所以PCI板1通过驱动器302通知外围硬件模型301一个中断而且同时使CPU101等待(WAIT)(步骤S8)。 
如果需要与CPU101同步的处理之后结束，则外围硬件模型301在操作状态寄存器中设置指出处理内容的值和同步免除标记，并且进一步发出等待释放命令(步骤S9)。 
所述PCI板1接收等待释放命令而且进一步将CPU101从等待(步骤S2)释放。CPU板101被从等待释放，并且读取由所述外围硬件模型301在操作状态寄存器中设置的处理内容。因为在操作状态寄存器中设置了同步免除标记，所以所述CPU101不等待。 
由PCI板1将CPU101从等待释放可以可替换地以下面的方法执行。即，预先在寄存器201中单独设置等待释放寄存器。所述等待释放寄存器被从外围硬件模型301发出的等待释放命令访问。这个访问被CPU101检测到，从而它被从等待释放。 
当JPEG压缩计算完成时，外围硬件模型301如上所述读取传输目的地地址，并且从PCI板1中的DMAC203请求DMA。收到DMA请求的所述DMAC203经由PCI板1的发送/接收缓冲器从CPU板10的存储器102中传播JPEG压缩图像数据到外围硬件模型301执行处理的PC30的存储器。 
所述外围硬件模型301在寄存器201中的操作状态寄存器中设置指出正常完成的值作为处理内容，还设置同步免除标记，并且发出中断请求命令到CPU101(步骤S11)。所述CPU101接收中断请求命令，然后读取被设置在操作状态寄存器中的指出处理内容的值，从而确认处理已经由外围硬件模型301正常地完成。 
作为可替换的配置，双端口存储器20的整个区域可以被分成分别对应于各外围硬件组(外围H/W A，外围H/W B，...)的分开区域。对于每个分开区域，CPU101的等待和到相应外围硬件模型的中断通知可以被发出。通过该配置，多个外围硬件组和CPU101能够相互同步。因此，包含多个外围硬件组的目标产品能够被完整地测试。 
在这个实施例中，操作状态寄存器的地址范围和中断/等待事件产生寄存器的地址范围彼此相同，并且CPU101的等待控制是通过使用同步需要标记和同步免除标记来进行的。然而，可替换地，比中断/等待事件产生寄存器的地址范围更宽的地址范围可以被分配给操作状态寄存器。当不需要同步时，可以对包含在操作状态寄存器的地址范围内但不包括在中断/等待事件产生寄存器的地址范围内的区域进行访问。 
根据这个实施例，测试可以在时间轴相互对齐的情况下进行(即在接近实际操作状态的环境中)。此外，根据这个实施例的PCI板1可以需要同步的处理中使CPU等待。因此，CPU和外围硬件模型能够 相互同步。 
进一步在本实施例中，同步程序被描述成预安装在上述接口板中。然而，按照本发明的同步程序可以被存储在存储介质中。所述存储介质可以是由计算机在上述装置中读取并执行的任何所有介质类型。这些介质的范例是能被附加到所述装置/从装置分离的介质，诸如磁带、磁盘(例如，软盘和硬盘驱动)、光盘(例如，CD-ROM和DVD)、磁光盘(例如，MO)和闪存，以及那些可以通过网络传输的媒体。 

Claims (9)

1.一种用于相互连接CPU板和外围硬件模拟器的接口板，所述CPU板具有至少一个CPU，所述外围硬件模拟器通过外围硬件模型来模拟至少一个外围硬件组件的操作，以及所述接口板包括：
等待指令单元，响应于所述CPU访问寄存器，向外围硬件模型发出中断通知，并且将CPU设置为等待状态；以及
释放单元，当从已被通知所述中断通知的所述外围硬件模型收到释放等待状态的指令时，释放CPU已被所述等待指令单元设置的等待状态。
2.如权利要求1所述的接口板，进一步包含可从所述CPU板和外围硬件模拟器访问的双端口存储器，其中，
当访问所述双端口存储器中的预定区域时，所述等待指令单元通知所述外围硬件模型所述中断通知，并且将所述CPU设置为等待状态。
3.如权利要求1所述的接口板，其中，
所述接口板通过PCI总线连接到所述外围硬件模拟器。
4.一种模拟器，包括：
具有至少一个CPU的CPU板；
通过外围硬件模型来模拟至少一个外围硬件组件的操作的外围硬件模拟器；
等待指令单元，响应于所述CPU访问寄存器，向所述外围硬件模型发出中断通知，并且将CPU设置为等待状态；以及
释放单元，当从已被通知所述中断通知的所述外围硬件模型收到释放等待状态的指令时，释放CPU已被所述等待指令单元设置的等待状态。
5.如权利要求4所述的模拟器，进一步包含可从所述CPU板和外围硬件模拟器访问的双端口存储器，其中，
当访问所述双端口存储器中的预定区域时，所述等待指令单元通知所述外围硬件模型所述中断通知，并且将CPU设置为等待状态。
6.如权利要求4所述的模拟器，其中，
所述等待指令单元和释放单元通过PCI总线连接到外围硬件模拟器。
7.一种同步方法，用于使CPU和至少一个外围硬件模型相互同步，所述至少一个外围硬件模型将外围硬件组件模型化为软件组件，以及所述同步方法包括：
等待指令步骤，响应于所述CPU访问寄存器，向所述外围硬件模型发出中断通知，并且将CPU设置为等待状态；以及
释放步骤，当从已被通知所述中断通知的所述外围硬件模型收到释放等待状态的指令时，释放CPU已在所述等待指令步骤中被设置的等待状态。
8.如权利要求7所述的同步方法，其中，
当访问可从包含CPU的CPU板和使外围硬件模型工作的外围硬件模拟器访问的双端口存储器中的预定区域时，所述等待指令步骤通知所述外围硬件模型所述中断通知，并且将CPU设置为等待状态。
9.如权利要求7所述的同步方法，其中，
所述等待指令步骤和释放步骤由接口板执行，所述接口板相互连接包含CPU的CPU板和使外围硬件模型工作的外围硬件模拟器，并且所述接口板通过PCI总线连接到外围硬件模拟器。
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