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CN101300739A - Pll控制电路 - Google Patents

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CN101300739A
CN101300739A CNA2006800410917A CN200680041091A CN101300739A CN 101300739 A CN101300739 A CN 101300739A CN A2006800410917 A CNA2006800410917 A CN A2006800410917A CN 200680041091 A CN200680041091 A CN 200680041091A CN 101300739 A CN101300739 A CN 101300739A
Authority
CN
China
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frequency
pll
clock
reference clock
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006800410917A
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English (en)
Inventor
大月道仁
祐川正纯
岩崎充孝
塚越敏弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Ricoh Co Ltd
Original Assignee
NEC Corp
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Ricoh Co Ltd filed Critical NEC Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

在响应参考时钟而输出PLL时钟的PLL控制电路中具有频率调节电路，该频率调节电路进行频率调节，以使PLL时钟的频率在参考时钟发生变动时也实质上保持恒定。该频率调节电路使确定PLL时钟的频率的计数器的设定值响应参考时钟频率的变动而变化。

Description

PLL控制电路
技术领域
本发明涉及对PLL(Phase Locked Loop：锁相环)电路进行控制的PLL控制电路，尤其涉及在便携式终端等移动无线通信装置中使用的PLL控制电路。
背景技术
这种PLL电路(下面简称为PLL)通常由电压控制振荡器(VCO)、相位比较器以及环路滤波器构成。具体来说，相位比较器对从外部输入的输入信号与由VCO输出的输出信号之间的相位差进行检测，并经由环路滤波器将表示相位差的电压反馈给VCO。具有这种结构的PLL能够控制VCO的振动频率，使其与输入信号的频率/相位相同。
通常，PLL被做成半导体集成电路，用于各种设备中。其中，在日本专利文献特开2003-152535号公报(专利文献1)以及日本专利文献特开2003-133951号公报(专利文献2)中记载了能够应用于便携式电话机等便携式终端中的PLL。
专利文献1公开了这样的PLL，该PLL使用能够在GSM(GlobalSystem for Mobile Communication，球移动通信系统)、DCS(Digital CellularSystem，数字蜂窝系统)、以及PCS(Personal Communication System，个人通信系统)等多种频带下工作的VCO，并且即便扩大VCO的可振荡频带，VCO的控制电压的灵敏度也不变高，从而难以受外来噪声以及电源电压变动的影响。
即，在专利文献1中，在将构成PLL的振荡电路的控制电压固定为规定电压的状态下，测定各个频带下振荡电路的振荡频率并将其存储到存储电路中，然后在PLL动作时，对被提供的用于指定频带的设定值与所存储的频率的测定值进行比较，并基于比较结果来确定在振荡电路中实际使用的频带。
因此，专利文献1所示的PLL除存储电路之外，还包括：与VCO相连的可变分频器；频率计数器，基于基准振荡器的输出和VCO的输出来对频率进行计数；以及相位比较器，对VCO的输出与基准振荡器的输出的相位进行比较。
另一方面，专利文献2公开了从CPU接收数据信号、时钟信号、以及选通(STB)信号来进行动作的PLL。在专利文献2中公开了通过使用数据信号来对可编程计数器设定期望的计数值，从而能够生成期望频率的信号的技术。
此外，专利文献2提出了下述的PLL，在该PLL中设置了忽略噪声的电路，以使即便噪声叠加到选通信号上也不发生误动作。即，一方面从CPU生成具有规定脉宽的选通信号来作为选通信号，另一方面在选通信号的脉宽期间通过计数器对参考信号进行计数，由此来识别选通信号和噪声，以便不发生由噪声造成的误动作。
如上所述，专利文献1和2公开了使用频率计数器或可编程计数器而能够改变频率的PLL。
然而，在专利文献1和2中，关于便携式终端等移动无线通信装置中的移动无线通信装置特有的问题、以及在用于移动无线通信装置中的PLL中针对这些问题必须采取的对策，并没有给出任何记载。
具体来说，在便携式终端等移动无线通信装置中，为了减少能耗，通常在不通话或者待机等时设定与通话时的通话模式相比能耗减少的省电模式。这里所说的省电模式与进行设定的场合等不同，是便携式终端等移动无线通信装置进行动作时临时进行的模式。
此外，便携式终端中的便携式电话机单独具有包含CPU和产生参考时钟的时钟发生器的集成电路部、以及将参考时钟作为输入信号接收并驱动液晶显示装置(LCD)等显示装置的集成电路部。此时，在驱动显示装置的集成电路部中有时采用设置PLL，并依照参考时钟使PLL动作的结构。
具有这种结构的便携式电话机在省电模式下有时与通常的通话模式相比显著降低参考时钟的频率，也有时关断包含CPU在内的电路部的电源，从而使参考时钟的频率为0。
另一方面，可以考虑将依照参考时钟来动作的PLL的输出信号进行并行/串行转换(P/S)后提供给显示装置，由此来减少配线的数量，并随着并行配线的减少而减少在配线彼此之间产生的噪声。如此，在设置P/S转换器的结构中，从PLL输出的PLL时钟的频率与参考时钟的频率相比非常高，而且当在省电模式下降低或停止了参考时钟的频率时，来自PLL的PLL时钟的频率变化也非常大。
从而在具备P/S转换器的便携式电话机中，当在省电模式下降低或停止了参考时钟的频率时，PLL时钟的变化非常大。因此得知：在包含传统PLL的PLL控制电路中，无法跟随该变化，从而会发生误动作。
另外，在专利文献1和2中没有指出省电模式下的PLL的误动作，也没有指出针对所述误动作的任何对策。
发明内容
鉴于以上的问题，本发明的目的在于，提供一种适于具有省电模式的便携式电话机等移动终端的PLL控制电路。
本发明的另一目的在于，提供一种即便参考时钟临时大幅地发生变化也能够产生实质上恒定的PLL时钟的PLL控制电路。
本发明的再一目的在于，提供一种即便参考时钟发生变动也能够防止LCD等显示装置进行误动作、顺序处理发生损失的PLL控制电路。
根据本发明的第一方式，可获得一种PLL控制电路，其特征在于，包括：计数器部，对PLL的输出频率进行变更控制；检测部，检测向所述PLL输入的参考时钟；以及设定变更部，基于所述检测部的检测结果来变更所述计数器部的设定值。
根据本发明的第二方式，可获得一种PLL控制电路，其特征在于，包括：计数器部，对PLL的输出频率进行变更控制；检测部，检测向所述PLL输入的参考时钟；计数部，基于所述检测部的检测结果，对参考时钟进行计数；对停止向所述PLL提供参考时钟和反馈时钟进行控制的电路。
在第一方式涉及的PLL控制电路中，既可以通过用PLL倍频后的时钟对参考时钟进行采样来使得可改变频率，也可以通过以第二时钟对参考时钟进行采样来使得可改变频率。
根据本发明的第三方式，可获得一种PLL控制电路，接收频率发生变化的参考时钟并输出PLL时钟，其特征在于，包括：测定所述参考时钟的频率并检测所述参考时钟的频率变化的单元；以及频率调节部，响应所述参考时钟的频率变化，对具有用于确定PLL时钟的频率的参数的电路元件进行变更控制，从而控制所述PLL时钟的频率，以使所述PLL时钟的频率实质上恒定。
在此情况下，检测所述频率变化的单元包括频率测定电路，该频率测定电路对所述参考时钟的频率进行数字式测定和检测，并且所述频率调节部包括设定电路，该设定电路基于所述参考时钟频率变化前和变化后的频率，更新所述电路元件的参数，将其设定在所述电路元件中。
另一方面，检测所述频率变化的单元包括频率判定电路，该频率判定电路判定所述参考时钟的停止，并且所述频率调节部包括时钟停止控制电路，该时钟停止控制电路在所述参考时钟停止的期间使PLL变为自激状态。
此外，本发明涉及的PLL控制电路可应用于各种电子设备，例如便携式终端等中。
根据本发明的第二方式，可获得一种PLL控制方法，包括生成PLL时钟的PLL，并根据频率发生变动的参考时钟来控制所述PLL时钟，其特征在于，包括以下步骤：检测所述参考时钟的频率变化；以及，当检测到频率变化时，使确定所述PLL时钟的参数根据所述频率变化而变化，由此将所述PLL时钟的频率维持为实质上恒定。
发明效果
根据本发明，能够获得在PLL动作过程中即便参考时钟发生变动也能够防止数据或顺序处理发生损失的PLL控制电路。因此具有即便要节省电力时也无需降低系统整体的处理能力的优点。而且，在本发明中不用对构成系统的每个LSI的状态进行管理，因此还具有将系统设计者从烦杂的系统管理层面解放出来的效果。
附图说明
图1是示出可应用本发明PLL控制电路的系统的一个例子的框图；
图2是示出包含本发明PLL控制电路的便携式终端的框图；
图3是用于说明便携式终端中的参考时钟频率的变化状态的一个例子的图；
图4是用于说明便携式终端中的参考时钟频率的变化状态的另一例子的图；
图5是示出本发明一个实施例的PLL控制电路的框图；
图6是示出去除图5所示的本发明PLL控制电路的一部分之后的PLL控制电路的框图；
图7是说明图5所示PLL控制电路的动作的状态迁移图；
图8是示出在图5所示PLL控制电路中使用的频率测定电路的框图；
图9是说明图8所示频率测定电路的动作的时序图；
图10是示出可应用本发明PLL控制电路的另一系统的框图；
图11是示出本发明另一实施例的PLL控制电路的框图；
图12是说明图11所示PLL控制电路的动作的状态迁移图。
具体实施方式
下面，参考附图对本发明的实施方式进行说明。
首先，图1示出了可应用本发明的系统的一般结构。这里，作为系统的一个例子，示出了如下的系统：其包括时钟发生器20，并从作为CPU而动作的集成电路部LSI 1将参考时钟分配给其他集成电路部，在这里是分配给两个集成电路部LSI 2、LSI 3。图示的三个集成电路部LSI 1、LSI2以及LSI 3分别具有独立的电源1、2以及3。
在这样的系统中，两个集成电路部LSI 2、LSI 3具有分别包含PLL210和PLL 220的PLL控制电路21和22。各个PLL控制电路21和22接收来自时钟发生器20的参考时钟，并依照PLL时钟驱动连接在各个PLL控制电路21和22外部的外部装置(例如，显示装置等)。
这里，作为CPU而动作的集成电路部LSI 1例如为了节省电力，有时降低参考时钟的频率，或者也有时使参考时钟停止。但是，即便参考时钟的频率如上述变化，参考时钟的接收端的集成电路部LSI 2、LSI 3也有时不得不进行通常的处理动作。此时，需要在考虑各个集成电路部LSI 2～LSI 3中的数据处理或顺序处理的状态的基础上在合适的定时进行参考时钟的频率切换或停止。
一旦弄错参考时钟的定时，就会在集成电路部LSI 2、LSI 3中发生数据或顺序处理的损失，从而导致进行误动作。
此外，在为了节省电力而降低或停止参考时钟频率的期间，有时系统的处理能力下降，或者处理本身无法进行。另一方面，如果为了减少处理能力的下降等，而考虑系统整体来进行参考时钟、PLL时钟等的控制，则系统控制就会变得复杂。
图2示出了作为图1所示系统的具体例的、将本发明应用在便携式终端、尤其便携式电话机中的情况下的系统结构。图2所示的系统包括：作为CPU而动作的第一集成电路部31；包含本发明涉及的PLL控制电路的第二集成电路部32(在后详述)；以及用于驱动作为显示装置的LCD 25的第三集成电路部33，与图1一样，这些集成电路部均由LSI构成，其中第三集成电路部33作为LCD驱动器而动作。
此外，图示的第一集成电路部31的特点在于：产生系统时钟的时钟发生器311、以及接收系统时钟来生成参考时钟并输出数据信号的信号处理部312。信号处理部312基于系统时钟生成被分配给第二集成电路部32的参考时钟REFclk，并且以位并行(例如18位并行)方式输出并行数据信号DP。这里，在便携式电话机中使用的CPU在通常模式下例如产生频率为6MHz的参考时钟REFclk，在省电模式下将参考时钟REFclk的频率降到低频(例如，1.5MHz)，或者停止参考时钟REFclk。
另一方面，第二集成电路部32构成了包含PLL控制电路321和并行(P)/串行(S)转换电路322的PLL部，该PLL部通过柔性配线而与LCD驱动器323相连。这里，将由PLL控制电路321和P/S转换电路322构成的PLL部作为由单独的集成电路构成的部分进行了说明，但也可以将其组入第一集成电路部31中。
这里，PLL控制电路321为了从P/S转换电路322以位串行方式输出数据信号(即、串行数据信号DS)而向P/S转换电路322发送PLL时钟PLLclk，该PLL时钟PLLclk具有比参考时钟REFclk高的频率(例如，114MHz)。此外，P/S转换电路322经由柔性配线向LCD驱动器323输出经串行转换的串行数据信号。传输所述串行数据信号的柔性配线与并行配线相比可减少配线数(例如6条左右)，并能够减少伴随柔性配线的噪声。
接受到串行数据信号DS的LCD驱动器323依照PLLclk，驱动LCD25以进行数据信号的显示。在此结构中，通过减少折叠LCD显示部所需的柔性配线的数量，能够减少由于配线断线等而发生的故障，并且能够降低噪声。
接着，参考图3，对从图2所示的便携式电话机的信号处理部312输出的参考时钟的频率变化进行说明。在图3中，横轴表示时间(t)，纵轴表示参考时钟频率。图3示出了参考时钟频率在时间t0至t1的期间维持高频(例如，6MHz)，而在时间t1至t2的期间一旦指定了省电模式就变为例如1.5MHz左右的低频的例子。
另外，图4示出了参考时钟在t1至t2的省电模式的期间被停止的情况。
返回图2，如果参考时钟REFclk在省电模式下如图3或图4所示那样发生了变动，则与参考时钟REFclk相比频率高出很多的PLL时钟PLLclk的变动将比参考时钟REFclk的变动还要增大，从而发生很大的变化，因而在进行通常的PLL控制时，PLL时钟PLLclk无法跟随参考时钟REFclk的变动，从而导致误动作。
考虑到上述的问题点，图2所示的系统具有如下的PLL控制电路321：即便参考时钟REFclk大幅变动，从而PLL时钟PLLclk更大幅度地发生变动，也能够充分应对，从而不发生误动作等。
参考图5，对本发明涉及的PLL控制电路321的具体结构进行说明。图示的PLL控制电路321接收例如在省电模式等情况下频率临时大幅变动的参考时钟REFclk，并且接收频率比参考时钟REFclk高的第二时钟clk2来进行动作。
此外，PLL控制电路321包括：PLL 40；频率测定电路42，其测定参考时钟REFclk的频率；以及频率调节电路45，其根据参考时钟REFclk和频率测定电路42的检测结果，将PLL 40的PLL时钟PLLclk的频率维持为实质上始终恒定。即，图示的频率调节电路45进行动作，使得即便在参考时钟的频率如图3所示那样在省电模式下产生了下降的情况下，也能将PLL时钟PLLclk的频率维持为实质上恒定。
为此，频率调节电路45包括：对参考时钟REFclk进行计数的1/M计数器451；对PLL时钟PLLclk进行计数的1/N计数器452；以及与频率测定电路42相连的M、N设定电路453。1/M计数器451和1/N计数器452分别为可任意改变计数值的可变计数器(或可变分频器)，从而通过设定它们的计数值，能够生成期望频率的倍频，这些计数器作为能够改变参数的电路元件而动作。其中，M和N为正整数。
首先，为了进一步明确图5所示的PLL控制电路321的动作，对不具有频率测定电路42和M、N设定电路453并且1/M计数器451和1/N计数器452由固定计数器构成的PLL控制电路的动作进行说明。在此情况下，PLL控制电路具有图6所示的结构。在图6所示的PLL控制电路中，参考时钟REFclk被提供给1/M计数器451，并经由该1/M计数器451而被提供给PLL 40的PLL_R端子，另一方面，PLL时钟PLLclk被输出到外部电路，同时经由1/N计数器452而被反馈到PLL 40的PLL_V端子。
在图6所示的PLL控制电路中，如果将PLL 40的PLLclk的频率设为fPclk，将参考时钟REFclk的频率设为fRclk，则参考时钟频率(fRclk)与作为其倍频时钟的PLL时钟频率(fPclk)的关系可如下计算。
fPclk＝(1/M)·N·(fRclk)(1)
此时，在前级的信号处理部31中，如上所述，既存在省电模式等频率下降的情况，也存在从省电模式恢复时频率上升的情况。
如此，如果fPclk发生变动，则从公式(1)可知，只要M、N的值固定，不仅PLL时钟频率(fPclk)发生变化，PLL 40也会与新的参考时钟频率匹配地进行锁定，但在fRclk进行变动的期间，fPclk也变得不稳定，从而导致不满足公式(1)的关系。结果，以PLL时钟PLLclk动作的逻辑电路就会丢失处理数据，并无法执行处理顺序。
考虑到这些，本发明涉及的PLL控制电路321具有如图5所示的结构，即：设置频率测定电路42，并且在频率调节电路45中设置M、N设定电路453，并通过该M、N设定电路453来改变并控制1/M计数器451和1/N计数器452中的M和N的值。
接着，参考图7所示的状态连线图，对图5所示的PLL控制电路321的动作进行说明。
如图7所示，在电源关断(OFF)的状态(S0)下，一旦接通(ON)电源，就转移到状态(S1)。当在状态(S1)下解除了复位(RESET)时，变为状态(S2)，以后图5所示的PLL 40变为锁定状态(PLL锁定状态)(S3)。在状态(S3)下，图5所示的频率测定电路42总是进行频率检测。
在频率测定电路42中，当参考时钟REFclk的频率fRclk发生了变化时，如图7所示，PLL控制电路321的状态(S3)转移到状态(S4)。在状态(S4)下，通过M、N设定电路453，运算1/M计数器451和1/N计数器452的计数值。即，在状态(S4)下，通过M、N设定电路453来运算1/M计数器451和1/N计数器452的计数值，以使切换前的PLL时钟PLLclk的频率fPclk(n-1)和切换后的频率fPclk(n)相等。
在结束运算后，在状态(S4)下，向1/M计数器451和1/N计数器452中设定运算结果，从而PLL控制电路321转移到状态(S3)并依照设定的新计数值而输出PLL时钟PLLclk。由此可知，图示的PLL控制电路321进行控制，使得PLL控制电路321中设置的1/M计数器451和1/N计数器452的计数值根据参考时钟REFclk的变化而变化，从而控制使得恒定的PP时钟PLLclk的频率总为恒定。
参考图8，对图5所示的频率测定电路42的具体例进行说明。向图示的频率测定电路42施加参考时钟REFclk和采样时钟Sclk，该采样时钟Sclk的频率高于所述参考时钟REFclk的频率。频率测定电路42通过对参考时钟REFclk的高电平(H)和低电平(L)的期间中的采样时钟Sclk的数目进行计数，来检测并测定参考时钟REFclk的频率。
具体来说，频率测定电路42包括：HL区间计数电路421，其对高电平(H)区间和低电平(L)区间进行计数；第一锁存电路422，其对H区间的计数结果(X)进行锁存；第二锁存电路423，其对L区间的计数结果(Y)进行锁存；以及加法电路424，其将第一和第二锁存电路422、423的锁存结果(X+Y)进行相加。并且，频率测定电路42包括：第三锁存电路425，其对当前时刻n下的锁存结果(X+Y)n进行锁存；第四锁存电路426，其对当前时刻n的前一时刻(n-1)下的锁存结果(X+Y)n-1进行锁存；以及比较电路427，其对第三和第四锁存电路425和426的锁存结果(X+Y)n、锁存结果(X+Y)n-1进行比较。
比较电路427对锁存结果(X+Y)n、锁存结果(X+Y)n-1进行比较，并在两者的值不为1的情况下，即在参考时钟在当前时刻n与前一时刻n-1之间发生了变化的情况下，输出表示参考时钟的频率发生了变化的频率变化检测信号、以及当前时刻n下的第三锁存电路425的计数值、即变化后的频率。
下面，同时参考图9进行说明，图8所示的频率测定电路42用采样时钟Sclk对参考时钟REFclk进行计数，并根据高电平H或低电平L不变化的区间中的计数量来进行测定。即，采样时钟Sclk以PLL时钟Pclk的倍频时钟、或LSI内中存在的任意时钟(例如，第二时钟：clk2)进行。
如图9所示，HL区间计数器421对高电平H或低电平L区间的采样时钟Sclk进行计数，并将计数值X、Y的相加结果作为当前时刻n下的计数值(X+Y)n锁存到第三锁存电路425中，并且将前一时刻的计数值(X+Y)n-1锁存到第四锁存电路426中。这些计数值是参考时钟的一个时钟的计数值，可将其看作每一采样时钟Sclk单位的频率，因此可将该计数值当作频率。
返回图5，频率调节电路45中设置的M、N设定电路基于变化后的计数值(即、当前时刻的计数值)，求出参考时钟频率fRclk的变化量Z。然后，针对求出的变化量Z，改变1/M计数器451和1/N计数器452的倍频率，以使PLL时钟频率fRclk恒定。
即，在图7的状态(S4)下，M、N设定电路453进行将M、N的值设定到1/M计数器451、1/N计数器452中的动作，以使下式的关系成立。
{N(n)/M(n)}＝Z·{N(n-1)/M(n-1)}(2)
通过由M、N设定电路453将M和N的值设定到1/M计数器451、1/N计数器452中以便满足公式(2)，可向外部电路提供恒定频率的PLL时钟。因此，不会导致数据损失或数据处理停止。
这里，在省电模式下，当参考时钟REFclk的频率从6MHz向1.5MHz变化时，若假定M的值被固定为1(即，不存在1/M计数器451)，则可通过使N的值从19向76变化来满足公式(2)的条件。
本电路结构不仅对于省电模式等频率下降的情况有效，对于频率上升的情况也同样有效，而且不限定于图5所示的PLL控制电路321，也能够应用于具有其他结构的PLL控制电路。
参考图10，对可应用本发明的其他系统进行说明。在图10中示出了在省电模式下不是降低参考时钟的频率而是如图3所示那样停止参考时钟的系统。这里，对图10所示那样时钟提供源LSI 1的电源被关断(OFF)、且其他LSI 2、3被保持为电源接通的状态的情况进行说明。在图10的例子中，由于在参考时钟REFclk的LSI 1的配线部中插入了下拉元件，因而参考时钟在LSI 1电源关断时被固定在“L”电平，另外在上拉的情况下被固定在“H”电平。
在图10中，当LSI 1电源关断时，参考时钟停止，因此参考时钟向其他LSI 2、3的PLL 210、220的端子PLL_R的提供也停止。但是，各个PLL 210、220的端子PLL_V(反馈时钟)处于被提供对来自各个PLL210、220内的VCO振荡电路的PLLclk进行1/N分频而得的时钟的状态。此时，PLL 210、220处于自激状态，使得PLL_V的相位与PLL_R的相位匹配，而PLL时钟PLLclk的频率则逐渐下降，但至少可以在省电模式这样的有限的时间内使PLL时钟的频率实质取为恒定。
在图10中，在参考时钟REFclk变为停止状态之后，LSI 2、3的PLL210、220变为自激状态，向各个PLL 210、220所连接的逻辑电路211、221输出PLLclk。如上所述，PLL时钟的频率在参考时钟的停止状态下实质上保持恒定，因此依照该PLL时钟而进行动作的逻辑电路211、221不会发生误动作。
图11示出了能够用于图10所示系统中的PLL控制电路321。图示的PLL控制电路321具有频率判定电路50，其在检测到参考时钟REFclk停止时，输出时钟停止信号。接收时钟停止信号来调节PLL 40的PLLclk的频率调节电路45除1/M计数器451和1/N计数器452之外，还包括时钟停止控制电路455和逻辑电路456。这里，时钟停止控制电路455在从频率判定电路50接收到时钟停止信号时，向逻辑电路456输出逻辑“1”，而在没有收到时钟停止信号的状态下，向逻辑电路456输出逻辑“0”。
逻辑电路456在被提供逻辑“0”的状态下，将1/M计数器451和1/N计数器452的输出直接分别提供给PLL 40的PLL_R、PLL_V端子。由此，在通常模式下，PLL 40输出具有由两个计数器451、452的计数值确定的频率的PLLclk，另外，一旦频率判定电路50检测到参考时钟REFclk停止，从而从时钟停止控制电路455向逻辑电路456施加逻辑“1”，PLL40就变为自激状态，输出实质上具有参考时钟REFclk停止前的频率的PLLclk。
即，图11所示的PLL控制电路321的特点是：即使在参考时钟停止的情况下，也能够维持停止前的锁存状态的PLL时钟频率并提供给逻辑电路。
参考图12，对图11所示的PLL控制电路321的控制动作进行说明。首先，在包含PLL的电路中，通常从接通电源时、复位时等初始状态到PLL时钟频率变稳定的状态的期间(即，锁定时间)是PLL或附属的滤波器所固有的值。因此，当检测参考时钟停止时，需要区别开锁定时间和省电模式下的参考时钟的停止时间。如上所述，锁定时间是固有的值，另外省电模式下的参考时钟的停止时间通常比锁定时间长。
图11所示的PLL控制电路321的频率判定电路50不仅仅检测参考时钟REFclk的停止，其还包括对参考时钟REFclk进行计数的计数器以及频率测定电路，该频率测定电路具有与图8所示的频率测定电路相同的结构。
具体来说，在频率判定电路50中，根据从频率测定电路获得的频率(fREFclk)和从计数器获得的计数值(cntREFclk)来测定时间，并与锁定时间tLOCK进行比较，由此能够识别出锁定时间tLOCK和省电模式时间。这里，锁定时间tLOCK、频率(fREFclk)以及计数值(cntREFclk)只要满足下述关系式(3)即可。此外，被计数的时钟不限于参考时钟REFclk，也可以对LSI内存在的任意的时钟(第二时钟：CLK2)进行计数来测定时间。
tLOCK＜cntREFclk·(1/fREFclk)(3)
事先确定好满足关系式(3)的计数值Z，一旦超过计数值Z，频率判定电路50就判定为比锁定时间tLOCK长的省电模式。
考虑上述这点，参考图12可知，频率判定电路50在状态(S3)下根据关系式(3)来监视锁定时间tLOCK的经过。当计数器计数至所设定的Z并结束计数，从而关系式(3)的条件被满足时，转移到状态(S10)，时钟停止控制电路455同时停止PLL_R和PLL_V(S11)。如上所述，PLL 40一旦不能同时接受PLL_R和PLL_V的提供，就以锁定状态的频率继续提供PLL时钟，以维持先前的状态。如此，即便参考时钟停止，PLL时钟也能够维持锁定时的频率而不会下降。
在频率判定电路50中，一旦参考时钟REFclk的频率从0变为高的频率，就检测为参考时钟已从停止恢复(S12)，从而开始提供PLL_R和PLL_V。此时，时钟停止控制电路455的输出变为逻辑“0”。
之后，1/M计数器451和1/N计数器452的输出变为向PLL 40的PLL_R、PLL_V提供的状态(S3)。
产业上的实用性
本发明还能够应用于不具有P/S转换器的便携式终端等，此外，不仅能够应用于便携式终端等移动无线通信装置，而且还能够应用于要求省电的其他设备中。另外，作为具有用于确定PLL时钟频率的参数的电路元件的可变计数器或可变分频器的个数既可以为一个，也可以为两个以上。

Claims (14)

1.一种PLL控制电路，其特征在于，包括：
计数器部，对PLL的输出频率进行变更控制；
检测部，检测向所述PLL输入的参考时钟；以及
设定变更部，基于所述检测部的检测结果来变更所述计数器部的设定值。
2.一种PLL控制电路，其特征在于，包括：
计数器部，对PLL的输出频率进行变更控制；
检测部，检测向所述PLL输入的参考时钟；
计数部，基于所述检测部的检测结果，对参考时钟进行计数；以及
对停止向所述PLL提供参考时钟和反馈时钟进行控制的电路。
3.如权利要求1所述的PLL控制电路，其特征在于，通过用PLL倍频后的时钟对参考时钟进行采样，由此能够改变频率。
4.如权利要求1所述的PLL控制电路，其特征在于，通过以第二时钟对参考时钟进行采样，由此能够改变频率。
5.如权利要求2所述的PLL控制电路，其特征在于，能够通过对参考时钟进行计数，来测定时间。
6.如权利要求2所述的PLL控制电路，其特征在于，能够通过对第二时钟进行计数，来测定时间。
7.一种PLL控制电路，接收频率发生变化的参考时钟，并输出PLL时钟，其特征在于，包括：
测定所述参考时钟的频率并检测所述参考时钟的频率变化的单元；以及
频率调节部，响应所述参考时钟的频率变化，对具有用于确定PLL时钟的频率的参数的电路元件进行变更控制，从而控制所述PLL时钟的频率，以使所述PLL时钟的频率实质上恒定。
8.如权利要求7所述的PLL控制电路，其特征在于，
检测所述频率变化的单元包括频率测定电路，该频率测定电路对所述参考时钟的频率进行数字式测定和检测，
所述频率调节部包括设定电路，该设定电路基于所述参考时钟频率变化前和变化后的频率，更新所述电路元件的参数，并将其设定在所述电路元件中。
9.如权利要求7所述的PLL控制电路，其特征在于，
检测所述频率变化的单元包括频率判定电路，该频率判定电路判定所述参考时钟的停止，
所述频率调节部包括时钟停止控制电路，该时钟停止控制电路在所述参考时钟停止的期间使PLL变为自激状态。
10.如权利要求7所述的PLL控制电路，其特征在于，所述电路元件是可改变分频比的至少一个可变计数器。
11.如权利要求7所述的PLL控制电路，其特征在于，所述电路元件包括：
第一可变计数器，接收所述参考时钟并对其进行分频；以及
第二可变计数器，接收所述PLL时钟并对其进行分频。
12.一种电子设备，其特征在于，包括权利要求1至11中任一项所述的PLL控制电路。
13.一种便携式终端，其特征在于，包括权利要求1至11中任一项所述的PLL控制电路。
14.一种PLL控制方法，包括生成PLL时钟的PLL，并根据频率发生变动的参考时钟来控制所述PLL时钟，其特征在于，包括以下步骤：
检测所述参考时钟的频率变化；以及
当检测到频率变化时，使确定所述PLL时钟的参数响应所述频率变化而变化，由此将所述PLL时钟的频率实质上维持恒定。
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