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CN101232004A - 芯片堆叠封装结构 - Google Patents

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CN101232004A
CN101232004A CNA2007100040719A CN200710004071A CN101232004A CN 101232004 A CN101232004 A CN 101232004A CN A2007100040719 A CNA2007100040719 A CN A2007100040719A CN 200710004071 A CN200710004071 A CN 200710004071A CN 101232004 A CN101232004 A CN 101232004A
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CN
China
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chip
package structure
stack package
conductors
substrate
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CNA2007100040719A
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吴炳昌
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United Microelectronics Corp
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United Microelectronics Corp
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Publication date
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Abstract

一种芯片堆叠封装结构，其包括基板、第一芯片、多个导电体、第二芯片与多个导电柱。基板具有第一表面，而第一芯片配置于第一表面上且在第一表面上形成第一正投影。这些导电体配置于且电性连接于第一芯片与第一表面之间。第二芯片配置于第一表面上且在第一表面上形成第二正投影，其中至少部分第一芯片是介于第二芯片与基板之间，且第一正投影与第二正投影至少部分重叠。此外，这些导电柱配置于且电性连接于第二芯片与第一表面之间。

Description

芯片堆叠封装结构
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种芯片堆叠封装结构(multi-chip package)。
背景技术
在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(IC process)及集成电路的封装(IC package)。
在集成电路的制作中，芯片(chip)是经由晶片(wafer)制作、形成集成电路以及切割晶片(wafer sawing)等步骤而完成。晶片具有一有源面(activesurface)，其泛指晶片的具有有源元件(active element)的表面。当晶片内部的集成电路完成之后，晶片的有源面更配置有多个接垫(bonding pad)，以使最终由晶片切割所形成的芯片可经由这些接垫而向外电性连接于承载器(carrier)。承载器例如为引线框架(leadframe)或封装基板(packagesubstrate)。芯片可以引线接合(wire bonding)或倒装片接合(flip chip bonding)的方式连接至承载器上，使得芯片的这些接垫可电性连接于承载器的接点，以构成一芯片封装结构。
就倒装片接合技术(flip chip bonding technology)而言，通常在晶片的有源面上形成这些接垫之后，会在各个接垫上进行制作一焊料凸块(solderbump)，以作为芯片电性连接外部封装基板之用。由于这些焊料凸块通常以面阵列的方式排列于芯片的有源面上，使得倒装片接合技术适于运用在高接点数及高接点密度的芯片封装结构，例如已普遍地应用于半导体封装产业中的倒装片/球栅阵列式封装(flip chip/ball grid array package)。此外，与引线接合技术相比，由于这些凸块可提供芯片与承载器之间较短的传输路径，使得倒装片接合技术可提升芯片封装结构的电性能(electrical performance)。
然而，在现今电子产业对于电性能最大化、低成本与集成电路的高集成度(integration)等的要求下，上述传统上具有单芯片的芯片封装结构已无法完全满足现今电子产业的要求。因此，利用引线接合技术或倒装片接合技术使得多个芯片堆叠以形成一种芯片堆叠封装结构将是值得努力的方向。
在现有技术中，芯片堆叠封装结构的这些芯片与基板之间是以焊线或焊料凸块来作为电性连接的媒介，但是焊线的密度有一定限制且传输路径较长，而在随着与基板电性连接的芯片的高度增加的情形下，焊料凸块所占据的体积亦将逐渐增加。因此，整体而言，不论是以焊线或焊料凸块作为电性连接的媒介，现有技术的芯片堆叠封装结构的体积都较大。
发明内容
本发明的目的是提供一种芯片堆叠封装结构，其所具有的体积较小。
本发明的另一目的是提供一种芯片堆叠封装结构，其内部芯片所具有的接点密度较高。
为达上述或是其他目的，本发明提出一种芯片堆叠封装结构，其包括基板、第一芯片、多个导电体(conductive body)、第二芯片与多个导电柱(conductive stud)。基板具有第一表面，而第一芯片配置于第一表面上且在第一表面上形成第一正投影(orthogonal projection)。这些导电体配置于且电性连接于第一芯片与第一表面之间。第二芯片配置于第一表面上且在第一表面上形成第二正投影，其中至少部分第一芯片是介于第二芯片与基板之间，且第一正投影与第二正投影至少部分重叠(overlap)。此外，这些导电柱配置于且电性连接于第二芯片与第一表面之间。
在本发明的一实施例中，上述的基板还可具有一凹陷(cavity)，其位于第一表面上，其中第一芯片位于凹陷处。
在本发明的一实施例中，上述这些导电柱的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述这些导电体可为导电凸块(conductivebump)。
在本发明的一实施例中，上述这些导电体的外型可与这些导电柱的外型相同。此外，这些导电体的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括粘着层(adhesive layer)，其配置于第一芯片与第二芯片之间。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括底胶层(underfill layer)，其至少包覆这些导电体与这些导电柱。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括多个焊球(solder ball)，其配置于基板的相对于第一表面的第二表面上。
为达上述或是其他目的，本发明提出一种芯片堆叠封装结构，其包括基板、第一芯片、多个导电体、第二芯片、多个第一导电柱、第三芯片与多个第二导电柱。基板具有第一表面，而第一芯片配置于第一表面上且在第一表面上形成第一正投影。这些导电体配置于且电性连接于第一芯片与第一表面之间。第二芯片配置于第一表面上且在第一表面上形成第二正投影，其中至少部分第一芯片是介于第二芯片与基板之间，并且第一正投影与第二正投影至少部分重叠，而这些第一导电柱配置于且电性连接于第二芯片与第一表面之间。第三芯片配置于第一表面上且在第一表面上形成第三正投影，其中至少部分第二芯片是介于第三芯片与基板之间，并且第二正投影与第三正投影至少部分重叠，而这些第二导电柱配置于且电性连接于第三芯片与第一表面之间。
在本发明的一实施例中，上述的基板更可具有一凹陷，其位于第一表面上，其中第一芯片位于凹陷处。
在本发明的一实施例中，上述这些第一导电柱的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述这些第二导电柱的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述这些导电体可为导电凸块。
在本发明的一实施例中，上述这些导电体的外型可与这些第一导电柱或这些第二导电柱的外型相同。此外，这些导电体的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括第一粘着层，其配置于第一芯片与第二芯片之间。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括第二粘着层，其配置于第二芯片与第三芯片之间。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括底胶层，其至少包覆这些导电体、这些第一导电柱与这些第二导电柱。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括多个焊球，其配置于基板的相对于第一表面的第二表面上。
为达上述或是其他目的，本发明提出一种芯片堆叠封装结构，其包括基板、第一芯片、第二芯片、多个第一导电体与多个第一导电柱。基板具有第一表面，而第一芯片配置于第一表面上且在第一表面上形成第一正投影。第二芯片配置于第一表面上且在第一表面上形成第二正投影，其中部分第一芯片是介于第二芯片与基板之间，并且第一正投影与第二正投影至少部分重叠。这些第一导电体配置于且电性连接于第一芯片与第二芯片之间。此外，这些第一导电柱配置于且电性连接于第二芯片与第一表面之间。
在本发明的一实施例中，上述的基板还可具有一凹陷，其位于第一表面上，其中第一芯片位于凹陷处。
在本发明的一实施例中，上述这些第一导电柱的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述这些第一导电体可为导电凸块。
在本发明的一实施例中，上述这些第一导电体的外型可与这些第一导电柱的外型相同。此外，这些第一导电体的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括粘着层，其配置于第一芯片与基板之间。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括底胶层，其至少包覆这些第一导电体与这些第一导电柱。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括多个焊球，其配置于基板的相对于第一表面的第二表面上。
在本发明的一实施例中，上述芯片堆叠封装结构还包括第三芯片、多个第二导电体与多个第二导电柱。第三芯片配置该第一表面上且于第一表面上形成第三正投影，其中部分第一芯片是介于第三芯片与基板之间，并且第一正投影与第三正投影至少部分重叠。这些第二导电体配置于且电性连接于第一芯片与第三芯片之间。这些第二导电柱配置于且电性连接于第三芯片与第一表面之间。此外，这些第二导电柱的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
为达上述或是其他目的，本发明提出一种芯片堆叠封装结构，其包括基板、第一芯片、多个第一导电体、第二芯片、多个第二导电体、第三芯片与多个导电柱。基板具有第一表面，而第一芯片配置于第一表面上且在第一表面上形成一第一正投影。这些第一导电体配置于且电性连接于第一芯片与第一表面之间。第二芯片配置于第一表面上且在第一表面上形成第二正投影，而这些第二导电体配置于且电性连接于第二芯片与第一表面之间。第三芯片配置于第一表面上且于第一表面上形成第三正投影，其中第一芯片与第二芯片是介于第三芯片与基板之间，并且第三正投影分别与第一正投影以及第二正投影至少部分重叠，而这些导电柱配置于且电性连接于第三芯片与第一表面之间。
在本发明的一实施例中，上述的基板更可具有两凹陷，其位于第一表面上，其中第一芯片与第二芯片分别位于这些凹陷处。
在本发明的一实施例中，上述这些导电柱的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述这些第一导电体可为导电凸块。
在本发明的一实施例中，上述这些第一导电体的外型可与这些导电柱的外型相同。此外，这些第一导电体的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述这些第二导电体可为导电凸块。
在本发明的一实施例中，上述这些第二导电体的外型可与这些导电柱的外型相同。此外，这些第二导电体的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括粘着层，其配置于第三芯片与第一芯片之间以及第三芯片与第二芯片之间。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括底胶层，其至少包覆这些第一导电体、这些第二导电体与这些导电柱。
在本发明的一实施例中，上述的芯片堆叠封装结构还包括多个焊球，其配置于基板的相对于第一表面的第二表面上。
基于上述，由于本发明的芯片堆叠封装结构所具有的这些芯片的至少其中之一是通过这些导电柱而电性连接至基板，且各个导电柱所占据的空间较小，所以与现有技术的芯片堆叠封装结构相比较，本发明的芯片堆叠封装结构的体积较小。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1A绘示本发明第一实施例的一种芯片堆叠封装结构的剖面示意图。
图1B绘示图1A的芯片于基板上形成正投影的示意图。
图1C绘示本发明第一实施例的另一种芯片堆叠封装结构的剖面示意图。
图2A绘示本发明第二实施例的一种芯片堆叠封装结构的剖面示意图。
图2B绘示图2A的芯片在基板上形成正投影的示意图。
图3A绘示本发明第三实施例的一种芯片堆叠封装结构的剖面示意图。
图3B绘示图3A的芯片在基板上形成正投影的示意图。
图3C绘示本发明第三实施例的另一种芯片堆叠封装结构的剖面示意图。
图3D绘示图3C的芯片在基板上形成正投影的示意图。
图4A绘示本发明第四实施例的一种芯片堆叠封装结构的剖面示意图。
图4B绘示图4A的芯片于基板上形成正投影的示意图。
附图标记说明
100、100’、200、300、300’、400：芯片堆叠封装结构
110、110’、210、310、310’、410：基板
112、112’、116、212、312、312’、412：表面
114’：凹陷
120、120’、140、220、240、260、320、320’、340、340’、360、420、440、460：芯片
130、230、330、430、450：导电体
142：接垫
150、250、270、350、370、470：导电柱
160：粘着层
170：底胶层
180：焊球
P120、P140、P220、P260、P260、P320、P320’、P340、P340’、P360、P420、P440、P460：正投影
具体实施方式
第一实施例
图1A绘示本发明第一实施例的一种芯片堆叠封装结构的剖面示意图，图1B绘示图1A的芯片在基板上形成正投影的示意图。请参考图1A与图1B，第一实施例的芯片堆叠封装结构100包括基板110、第一芯片120、多个导电体130、第二芯片140与多个导电柱150。基板110具有第一表面112，而第一芯片120配置于第一表面112上且在第一表面112上形成第一正投影P120。
这些导电体130配置于且电性连接于第一芯片120与第一表面112之间。第二芯片140配置于第一表面112上且在第一表面112上形成第二正投影P140，其中至少部分第一芯片120是介于第二芯片140与基板110之间，且第一正投影P120与第二正投影P140至少部分重叠(overlap)。此外，这些导电柱150配置于且电性连接于第二芯片140与基板110的第一表面112之间。
由于第二芯片140是通过这些导电柱150而电性连接至基板110，且各个导电柱150所占据的空间较小，所以第二芯片140的各个接垫(bondingpad)142对应与各个导电柱150相接触的面积可较小，且相邻这些接垫142的间距(pitch)可较小。因此，与现有技术的芯片堆叠封装结构相较，本实施例的芯片堆叠封装结构100的第二芯片140在这些接垫142的数量固定的情形下，第二芯片140的体积可较小，进而使得芯片堆叠封装结构100的体积可较小。
请参考图1C，其绘示本发明第一实施例的另一种芯片堆叠封装结构的剖面示意图。在此必须说明的是，为了使芯片堆叠封装结构100’的体积更小，基板110’还可具有位于第一表面112’上的凹陷114’，且第一芯片120’位于凹陷114’处。这样的特征可间接地缩短这些导电柱150的长度。
请再参考图1A与图1B，第一实施例中，这些导电柱150的材料例如是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。另外，第一实施例的这些导电体130可为导电凸块，其材料可为含铅材料(例如铅或锡铅合金)或无铅材料，其包括金、铜、锡或镍，而亦可包括含有金、铜、锡或镍的合金或化合物。在此必须说明的是，为了使得第一芯片120的体积可较小，第一实施例的这些导电体130的外型亦可与这些导电柱150的外型相同(但是并未以图面绘示)，同时这些导电体130的材料可与这些导电柱150的材料相同。
在第一实施例中，芯片堆叠封装结构100还包括粘着层160、底胶层170与多个焊球180。粘着层160配置于第一芯片120与第二芯片140之间，粘着层160的功能在于让第二芯片140稳固地粘着于第一芯片120上。此外，底胶层170至少包覆这些导电体130与这些导电柱150，在第一实施例中，底胶层170更可包覆第一芯片120。底胶层170用以保护这些导电体130与这些导电柱150，并且当芯片堆叠封装结构100运作而产生热时，底胶层170可缓冲受热的基板110与受热的第一芯片120之间以及受热的基板110与受热的第二芯片140之间所产生的热应变(thermal strain)的不匹配(mismatch)的现象。
这些焊球180配置于基板110的相对于第一表面112的第二表面116上，用以电性连接其他的电子装置(未绘示)。第一实施例的这些焊球180可以阵列的方式排列，以提供球栅阵列(ball grid array，BGA)类型的信号输出入界面。值得说明的是，这些焊球180亦可由多个导电针脚(conductive pin)或多个导电柱脚(conductive column)所取代，以分别提供针栅阵列(pin gridarray，PGA)类型或柱栅阵列(column grid array，CGA)类型的信号输出入界面，但是后面两者并未以图面表示。
第二实施例
图2A绘示本发明第二实施例的一种芯片堆叠封装结构的剖面示意图，图2B绘示图2A的芯片于基板上形成正投影的示意图。请参考图1A、图2A与图2B，第二实施例的芯片堆叠封装结构200与第一实施例的芯片堆叠封装结构100的主要不同之处在于，第二实施例的芯片堆叠封装结构200包括第一芯片220、第二芯片240与第三芯片260。
进言之，至少部分第一芯片220是介于第二芯片240与基板210之间，并且第一芯片220在基板210的第一表面212上所形成的第一正投影P220是与第二芯片240在第一表面212上所形成的第二正投影P240至少部分重叠。此外，至少部分第二芯片240是介于第三芯片260与基板210之间，并且第三芯片260在第一表面212上所形成的第三正投影P260是与第二正投影P240至少部分重叠。在第二实施例中，第一正投影P220例如是位于第二正投影P240内部，且第二正投影P240例如是位于第三正投影P260内部。然而，设计者可依其设计需求而改变第一芯片220、第二芯片240与第三芯片260的相对位置，只要第一正投影P220是与第二正投影P240至少部分重叠，以及第三正投影P260是与第二正投影P240至少部分重叠即可。
第二实施例中，这些第一导电柱250配置于且电性连接于第二芯片240与基板210的第一表面212之间，而这些第二导电柱270配置于且电性连接于第三芯片260与基板210的第一表面212之间，并且这些导电体230配置于且电性连接于第一芯片220与第一表面212之间。此外，这些第一导电柱250与这些第二导电柱270的外型、材料与功能类同于第一实施例对于导电柱150(见图1A)的描述，故于此不再赘述。这些导电体230的外型、材料与功能类同于第一实施例对于导电体130(见图1A)的描述，故于此亦不再赘述。
第三实施例
图3A绘示本发明第三实施例的一种芯片堆叠封装结构的剖面示意图，图3B绘示图3A的芯片于基板上形成正投影的示意图。请参考图2A、图3A与图3B，第三实施例的芯片堆叠封装结构300与第二实施例的芯片堆叠封装结构200的主要不同之处在于，第三实施例的芯片堆叠封装结构300的第一芯片320、第二芯片340与第三芯片360的堆叠方式有所不同。
进言之，至少部分第一芯片320是介于第二芯片340与基板310之间，并且第一芯片320在基板310的第一表面312上所形成的第一正投影P320是与第二芯片340在第一表面312上所形成的第二正投影P340至少部分重叠。此外，至少部分第一芯片320是介于第三芯片360与基板310之间，并且第一正投影P320是与第三芯片360在基板310的第一表面312上所形成的第三正投影P360至少部分重叠。
部分这些导电体330配置于且电性连接于第一芯片320与第二芯片340之间，且另一部分这些导电体330配置于且电性连接于第一芯片320与第三芯片360之间。此外，这些第一导电柱350配置于且电性连接于第二芯片340与基板310的第一表面312之间，以及这些第二导电柱370配置于且电性连接于第三芯片360与第一表面312之间。另外，这些第一导电柱350与这些第二导电柱370的外型、材料与功能类同于第一实施例对于导电柱150(见图1A)的描述，故于此不再赘述。这些导电体230的外型、材料与功能类同于第一实施例对于导电体130(见图1A)的描述，故在此亦不再赘述。
图3C绘示本发明第三实施例的另一种芯片堆叠封装结构的剖面示意图，图3D绘示图3C的芯片在基板上形成正投影的示意图。请参考图3C与图3D，芯片堆叠封装结构300’与芯片堆叠封装结构300的主要不同之处在于，芯片堆叠封装结构300’不具有第三芯片360(见图3A)。必须强调的是，第二芯片340’在基板310’的第一表面312’上所形成的第二正投影P340’的面积可小于第一芯片320’在基板310’的第一表面312’上所形成的第一正投影P320’的面积。
第四实施例
图4A绘示本发明第四实施例的一种芯片堆叠封装结构的剖面示意图，图4B绘示图4A的芯片在基板上形成正投影的示意图。请参考图2A、图4A与图4B，第四实施例的芯片堆叠封装结构400与第二实施例的芯片堆叠封装结构200的主要不同之处在于，第四实施例的芯片堆叠封装结构400的第一芯片420、第二芯片440与第三芯片460的堆叠方式有所不同。
进言之，第一芯片420与第二芯片440是介于第三芯片460与基板410之间，并且第三芯片460于基板410的第一表面412上所形成的第三正投影P460是分别与第一芯片420在第一表面412上所形成的第一正投影P420以及第二芯片440在第一表面412上所形成的第二正投影P420至少部分重叠。在第四实施例中，第一正投影P420与第二正投影P440例如是分别位于第三正投影P460内部。然而，设计者可依其设计需求而改变第一芯片420、第二芯片440与第三芯片460的相对位置，只要第一正投影P420是与第三正投影P460至少部分重叠，以及第二正投影P440是与第三正投影P460至少部分重叠即可。
第四实施例中，这些第一导电体430配置于且电性连接于第一芯片420与基板410的第一表面412之间，而这些第二导电体450配置于且电性连接于第二芯片440与第一表面412之间，并且这些导电柱470配置于且电性连接于第三芯片460与第一表面412之间。此外，这些第一导电体430与这些第二导电体450的外型、材料与功能类同于第一实施例对于导电体130(见图1A)的描述，故于此不再赘述。这些导电柱470的外型、材料与功能类同于第一实施例对于导电柱150(见图1A)的描述，故于此亦不再赘述。
综上所述，本发明的芯片堆叠封装结构至少具有以下的优点：
一、由于本发明的芯片堆叠封装结构所具有的这些芯片的至少其中之一是通过这些导电柱而电性连接至基板，且各个导电柱所占据的空间较小，所以此芯片的各个接垫对应与各个导电柱相接触的面积可较小，并且相邻这些接垫的间距可较小。因此，与现有技术的芯片堆叠封装结构相比较，本发明的芯片堆叠封装结构的此芯片在这些接垫的数量固定的情形下，此芯片的体积可较小，进而使得本发明的芯片堆叠封装结构的体积可较小。
二、由于本发明的芯片堆叠封装结构的基板可具有至少一容置芯片的凹陷，所以本发明的芯片堆叠封装结构的体积可更小。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (43)

1.一种芯片堆叠封装结构，包括：
基板，具有第一表面；
第一芯片，配置于该第一表面上且在该第一表面上形成第一正投影；
多个导电体，配置于且电性连接于该第一芯片与该第一表面之间；
第二芯片，配置于该第一表面上且在该第一表面上形成第二正投影，其中至少部分该第一芯片是介于该第二芯片与该基板之间，且该第一正投影与该第二正投影至少部分重叠；以及
多个导电柱，配置于且电性连接于该第二芯片与该第一表面之间。
2.如权利要求1所述的芯片堆叠封装结构，其中该基板还具有一凹陷，其位于该第一表面上，其中该第一芯片位于该凹陷处。
3.如权利要求1所述的芯片堆叠封装结构，其中这些导电柱的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
4.如权利要求1所述的芯片堆叠封装结构，其中这些导电体为导电凸块。
5.如权利要求1所述的芯片堆叠封装结构，其中这些导电体的外型与这些导电柱的外型相同。
6.如权利要求5所述的芯片堆叠封装结构，其中这些导电体的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
7.如权利要求1所述的芯片堆叠封装结构，还包括粘着层，其配置于该第一芯片与该第二芯片之间。
8.如权利要求1所述的芯片堆叠封装结构，还包括底胶层，其至少包覆这些导电体与这些导电柱。
9.如权利要求1所述的芯片堆叠封装结构，还包括多个焊球，其配置于该基板的相对于该第一表面的第二表面上。
10.一种芯片堆叠封装结构，包括：
基板，具有第一表面；
第一芯片，配置于该第一表面上且于该第一表面上形成第一正投影；
多个导电体，配置于且电性连接在该第一芯片与该第一表面之间；
第二芯片，配置于该第一表面上且在该第一表面上形成第二正投影，其中至少部分该第一芯片是介于该第二芯片与该基板之间，并且该第一正投影与该第二正投影至少部分重叠；
多个第一导电柱，配置于且电性连接于该第二芯片与该第一表面之间；
第三芯片，配置于该第一表面上且在该第一表面上形成第三正投影，其中至少部分该第二芯片是介于该第三芯片与该基板之间，并且该第二正投影与该第三正投影至少部分重叠；以及
多个第二导电柱，配置于且电性连接于该第三芯片与该第一表面之间。
11.如权利要求10所述的芯片堆叠封装结构，其中该基板还具有一凹陷，其位于该第一表面上，其中该第一芯片位于该凹陷处。
12.如权利要求10所述的芯片堆叠封装结构，其中这些第一导电柱的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
13.如权利要求10所述的芯片堆叠封装结构，其中这些第二导电柱的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
14.如权利要求10所述的芯片堆叠封装结构，其中这些导电体为导电凸块。
15.如权利要求10所述的芯片堆叠封装结构，其中这些导电体的外型与这些第一导电柱或这些第二导电柱的外型相同。
16.如权利要求15所述的芯片堆叠封装结构，其中这些导电体的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
17.如权利要求10所述的芯片堆叠封装结构，还包括第一粘着层，其配置于该第一芯片与该第二芯片之间。
18.如权利要求10所述的芯片堆叠封装结构，还包括第二粘着层，其配置于该第二芯片与该第三芯片之间。
19.如权利要求10所述的芯片堆叠封装结构，还包括底胶层，其至少包覆这些导电体、这些第一导电柱与这些第二导电柱。
20.如权利要求10所述的芯片堆叠封装结构，还包括多个焊球，其配置于该基板的相对于该第一表面的第二表面上。
21.一种芯片堆叠封装结构，包括：
基板，具有第一表面；
第一芯片，配置于该第一表面上且在该第一表面上形成第一正投影；
第二芯片，配置于该第一表面上且在该第一表面上形成第二正投影，其中部分该第一芯片是介于该第二芯片与该基板之间，并且该第一正投影与该第二正投影至少部分重叠；
多个第一导电体，配置于且电性连接于该第一芯片与该第二芯片之间；以及
多个第一导电柱，配置于且电性连接于该第二芯片与该第一表面之间。
22.如权利要求2 1所述的芯片堆叠封装结构，其中该基板更具有一凹陷，其位于该第一表面上，其中该第一芯片位于该凹陷处。
23.如权利要求2 1所述的芯片堆叠封装结构，其中这些第一导电柱的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
24.如权利要求21所述的芯片堆叠封装结构，其中这些第一导电体为导电凸块。
25.如权利要求21所述的芯片堆叠封装结构，其中这些第一导电体的外型与这些第一导电柱的外型相同。
26.如权利要求25所述的芯片堆叠封装结构，其中这些第一导电体的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
27.如权利要求21所述的芯片堆叠封装结构，还包括粘着层，其配置于该第一芯片与该基板之间。
28.如权利要求21所述的芯片堆叠封装结构，还包括底胶层，其至少包覆这些第一导电体与这些第一导电柱。
29.如权利要求21所述的芯片堆叠封装结构，还包括多个焊球，其配置于该基板的相对于该第一表面的第二表面上。
30.如权利要求21所述的芯片堆叠封装结构，还包括：
第三芯片，配置于该第一表面上且在该第一表面上形成第三正投影，其中部分该第一芯片是介于该第三芯片与该基板之间，并且该第一正投影与该第三正投影至少部分重叠；
多个第二导电体，配置于且电性连接于该第一芯片与该第三芯片之间；以及
多个第二导电柱，配置于且电性连接于该第三芯片与该第一表面之间。
31.如权利要求30所述的芯片堆叠封装结构，其中这些第二导电柱的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
32.一种芯片堆叠封装结构，包括：
基板，具有第一表面；
第一芯片，配置于该第一表面上且在该第一表面上形成第一正投影；
多个第一导电体，配置于且电性连接于该第一芯片与该第一表面之间；
第二芯片，配置于该第一表面上且在该第一表面上形成第二正投影；
多个第二导电体，配置于且电性连接于该第二芯片与该第一表面之间；
第三芯片，配置于该第一表面上且在该第一表面上形成第三正投影，其中该第一芯片与该第二芯片是介于该第三芯片与该基板之间，并且该第三正投影分别与该第一正投影以及该第二正投影至少部分重叠；以及
多个导电柱，配置于且电性连接于该第三芯片与该第一表面之间。
33.如权利要求32所述的芯片堆叠封装结构，其中该基板更具有两凹陷，其位于该第一表面上，其中该第一芯片与该第二芯片分别位于这些凹陷处。
34.如权利要求32所述的芯片堆叠封装结构，其中这些导电柱的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
35.如权利要求32所述的芯片堆叠封装结构，其中这些第一导电体为导电凸块。
36.如权利要求32所述的芯片堆叠封装结构，其中这些第一导电体的外型与这些导电柱的外型相同。
37.如权利要求36所述的芯片堆叠封装结构，其中这些第一导电体的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
38.如权利要求32所述的芯片堆叠封装结构，其中这些第二导电体为导电凸块。
39.如权利要求32所述的芯片堆叠封装结构，其中这些第二导电体的外型与这些导电柱的外型相同。
40.如权利要求39所述的芯片堆叠封装结构，其中这些第二导电体的材料是选自于铜、铝、金、铂、钛、这些的组合及这些的合金所组成组中的一种材料。
41.如权利要求32所述的芯片堆叠封装结构，还包括粘着层，其配置于该第三芯片与该第一芯片之间以及该第三芯片与该第二芯片之间。
42.如权利要求32所述的芯片堆叠封装结构，还包括底胶层，其至少包覆这些第一导电体、这些第二导电体与这些导电柱。
43.如权利要求32所述的芯片堆叠封装结构，还包括多个焊球，其配置于该基板的相对于该第一表面的第二表面上。
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