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CN101211876A - 半导体装置 - Google Patents

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CN101211876A CNA2007101611233A CN200710161123A CN101211876A CN 101211876 A CN101211876 A CN 101211876A CN A2007101611233 A CNA2007101611233 A CN A2007101611233A CN 200710161123 A CN200710161123 A CN 200710161123A CN 101211876 A CN101211876 A CN 101211876A
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Abstract

本发明的半导体装置包括:半导体芯片;在所述半导体芯片的表面上形成的电连接用的内部焊盘;在所述半导体芯片上形成的、具有露出所述内部焊盘的开口部的应力缓冲层;由具有焊料湿润性的金属构成的、在所述内部焊盘的与所述开口部面对的部分上形成的、具有在所述应力缓冲层上突出的突出部的连接焊盘;由具有焊料湿润性的金属构成的、包围所述突出部的周围、并且被形成为比所述突出部在所述应力缓冲层上的突出量小的厚度的金属凸缘部;和形成在所述突出部和所述金属凸缘部上的、用于与外部电连接的焊料端子。

Description

半导体装置
技术领域
本发明涉及一种适用于WL-CSP(晶片级芯片尺寸封装:WaferLevel-Chip Size Package)技术的半导体装置。
背景技术
最近,伴随着半导体装置的高功能化·多功能化,推进了WL-CSP(晶片级芯片尺寸封装:Wafer Level-Chip Size Package,以下记述为“WL-CSP”)技术的实用化。在WL-CSP技术中,在晶片状态下完成封装工序,通过切割切出的各个芯片尺寸成为封装尺寸。
如图8所示,适用于WL-CSP技术的半导体装置包括由表面保护膜81覆盖表面的半导体芯片82、在表面保护膜81上层叠的应力缓冲层83、以及设置在应力缓冲层83上的大致球状的焊料球84。在表面保护膜81上形成焊盘开口86,用于使半导体芯片82的内部布线的一部分露出作为电极焊盘85。在应力缓冲层83上形成贯通孔87,用于使从焊盘开口86露出的电极焊盘85露出。
按照覆盖电极焊盘85的表面、贯通孔87的内面以及应力缓冲层83的表面中的贯通孔87的周边的方式,形成凸块基底层88。之后,将焊料球84设置在凸块基底层88表面上,并通过该凸块基底层88与电极焊盘85电连接。该半导体装置通过使焊料球84与安装基板89上的焊盘90连接而实现安装在安装基板89上(相对于安装基板电连接和机械连接)。
在半导体装置被安装在安装基板89上的状态下,焊料球84在被夹在半导体芯片82上的凸块基底层88与安装基板89上的焊盘90之间的状态下被固定在其上。但是,在与凸块基底层88的关系中,焊料球84只与凸块基底层88的表面接触。因此,当由半导体芯片82和安装基板89的热膨胀/热收缩引起的应力在焊料球84上产生时,由于该应力,在焊料球84的与凸块基底层88之间的接合界面附近恐怕会产生裂纹。所以,由于焊料球84和凸块基底层88之间的接触面积小,通过在焊料球84上产生的应力,恐怕焊料球84容易从凸块基底层88上剥离。
特别地,在LGA(Land Grid Array)类型的半导体装置中,由于焊料球(焊料焊盘)的体积小,因此焊料不会湿润扩散到凸块基底层的侧面。因此,在焊料焊盘上产生的应力容易导致裂纹,此外,很难获得相对于焊料焊盘的凸块基底层(半导体芯片)的充分的连接强度。
发明内容
本发明的目的是提供一种半导体装置,可以缓和在焊料端子上产生的应力,同时,提高相对于半导体芯片的连接强度,并且可以防止焊料端子的剥离。
本发明的半导体装置包括:半导体芯片;在所述半导体芯片的表面上形成的电连接用的内部焊盘;在所述半导体芯片上形成的、具有露出所述内部焊盘的开口部的应力缓冲层;由具有焊料湿润性的金属构成的、形成在所述内部焊盘的与所述开口部面对的部分上的、具有在所述应力缓冲层上突出的突起部的连接焊盘;由具有焊料湿润性的金属构成的、包围所述突出部的周围、形成为比所述突出部在前述应力缓冲层上的突出量小的厚度的金属凸缘部;以及在所述突出部和所述金属凸缘部上形成的、用于与外部电连接的焊料端子。
根据这种结构,在应力缓冲层的开口部上设置的连接焊盘由具有焊料湿润性的金属构成,并且被形成为具有从开口部在应力缓冲层上突出的突出部的形状。在突出部的周围,由具有焊料湿润性的金属构成的金属凸缘部形成为包围突出部。然后,用于与外部电连接的焊料端子形成在连接焊盘的突出部和金属凸缘部上。由此,突出部的整个表面(前端面和侧面)和金属凸缘部被焊料端子覆盖。
该半导体装置通过焊料端子与外部安装基板上的焊盘连接而安装到该安装基板上。在该安装状态下,即使由于半导体芯片和安装基板的热膨胀/热收缩导致的应力在焊料端子上产生,通过焊料端子形成为覆盖突出部的整个表面(前端部和侧面),由于突出部从焊料端子的内部突出,因此可以由在焊料端子的内部突出的突出部缓和一部分该应力。为此,可以防止焊料端子中产生裂纹。此外,由于焊料端子以充分的连接强度与连接焊盘连接,因此焊料端子不会从连接焊盘上剥离。结果是,可以实现连接可靠性高的半导体装置。
而且,在该结构中,通过形成金属凸缘部,可以使焊料容易湿润扩散到突出部的周围。因此,例如,使用大致半球状的焊料端子(焊料焊盘),像所谓的LGA(Land Grid Array)类型的半导体装置那样,即使在必须使作为焊料端子材料的焊料的量减少的情况下,也可以使该少量的焊料湿润扩散到连接焊盘的突出部的侧面。就是说,即使是小体积的焊料端子,也可以与突出部的整个表面(前端部和侧面)连接。结果是,可以实现连接可靠性更高的半导体装置。
本发明的上述或者其它目的、特征和效果通过下面参照附图对实施方式的描述将变得更为清楚。
附图说明
图1是根据本发明一实施方式的半导体装置的图解的底面图。
图2是沿着图1所示的A-A的切断面切断的剖面图。
图3A是按照工艺顺序表示图1的半导体装置的制造方法的图解的剖面图。
图3B是按照工艺顺序表示图1的半导体装置的制造方法的图解的剖面图,并且是表示图3A的工序之后的工序的图。
图3C是按照工艺顺序表示图1的半导体装置的制造方法的图解的剖面图,并且是表示图3B的工序之后的工序的图。
图3D是按照工艺顺序表示图1的半导体装置的制造方法的图解的剖面图,并且是表示图3C的工序之后的工序的图。
图3E是按照工艺顺序表示图1的半导体装置的制造方法的图解的剖面图,并且是表示图3D的工序之后的工序的图。
图3F是按照工艺顺序表示图1的半导体装置的制造方法的图解的剖面图,并且是表示图3E的工序之后的工序的图。
图3G是按照工艺顺序表示图1的半导体装置的制造方法的图解的剖面图,并且是表示图3F的工序之后的工序的图。
图4是表示图1所示半导体装置的变形例的图解的剖面图,其中焊料焊盘是其他结构。
图5是表示图1所示半导体装置的变形例的图解的剖面图,其中连接焊盘是其他结构。
图6是表示图1所示半导体装置的变形例的图解的剖面图,其中连接焊盘的突出部是其他结构。
图7是表示图1所示半导体装置的变形例的图解的剖面图,其中连接焊盘的突出部是其他结构。
图8是表示现有技术的半导体装置的结构的图解的剖面图,是表示半导体装置安装在安装基板上的状态的图。
具体实施方式
图1是根据本发明一实施方式的半导体装置的图解的底面图(是表示向安装基板的接合面的图)。图2是沿着图1所示的A-A的切断面切断时的剖面图。而且,在图2中,半导体装置以断线断开,省略表示其一部分。
该半导体装置是利用WL-CSP技术制作的半导体装置,包括:半导体芯片1;覆盖半导体芯片1的功能面1A(制作半导体芯片1中的功能元件的面)的表面保护膜3;在表面保护膜3上形成的应力缓冲层4;在应力缓冲层4上形成的连接焊盘5;以及与连接焊盘5连接的、用于与外部电连接的焊料焊盘6(焊料端子)。因此,该半导体装置通过各焊料焊盘6与安装基板7上的焊盘8连接,实现安装到安装基板7上(相对于安装基板7电连接和机械连接)。
半导体芯片1例如是平面视图为大致矩形形状的硅芯片,在其功能面1A上形成多个电极焊盘2(内部焊盘)。
电极焊盘2例如是平面视图为大致矩形形状的铝焊盘,并与在半导体芯片1的功能面1A上制作的功能元件电连接。此外,电极焊盘2沿着半导体芯片1的外周边,以平面视图为矩形环状并列配置成两列,在互相邻接的电极焊盘2之间,分别空出适当的间隔(参照图1)。
表面保护膜3由氧化硅或氮化硅构成。在表面保护膜3上形成用于露出各电极焊盘2的焊盘开口9。
应力缓冲层4例如由聚酰亚胺构成。应力缓冲层4形成为覆盖表面保护膜3的整个表面区域,具有吸收和缓和施加于该半导体装置上的应力的功能。此外,在应力缓冲层4上,在与各电极焊盘2相对的位置上贯通形成贯通孔10(开口部),从焊盘开口9露出的电极焊盘2通过贯通孔10面向外部。然后,按照覆盖电极焊盘2的表面、贯通孔10的内面以及应力缓冲层4的表面上的贯通孔10的周边部11的方式,形成例如由钛、铬、钛钨等构成的凸块基底层12。
在凸块基底层12上叠层外周铜膜24。这个外周铜膜24是使用具有焊料湿润性的金属例如铜形成的。此外,外周铜膜24形成为平面视图为大致圆形,例如,形成为厚度为2~3μm。
然后,在外周铜膜24上形成连接焊盘5。该连接焊盘5是使用具有焊料湿润性的金属例如铜形成的。该连接焊盘5包括:埋设在贯通孔10中的埋设部13;和与该埋设部13一体形成的、在应力缓冲层4上突出的突出部14。
埋设部13例如形成为圆柱状,并通过凸块基底层12和外周铜膜24与电极焊盘2电连接。
突出部14例如形成为距离外周铜膜24的表面的高度为10~50μm的圆柱状。此外,突出部14形成为在与半导体芯片1和应力缓冲层4的叠层方向(下面简单称为“叠层方向”)垂直的方向上的宽度(直径)比贯通孔10的同方向上的开口宽度(直径)大(宽度更宽)。由此,突出部14的周边部15在与叠层方向垂直的方向上伸出,并通过介入凸块基底层12和外周铜膜24,与应力缓冲层4的表面在叠层方向上对置。而且,突出部14形成为在与叠层方向垂直的方向上的宽度(直径)比外周铜膜24的同方向上的宽度(直径)更小。由此,外周铜膜24的周边部21在突出部14的侧方伸出,包围突出部14的周围,构成被形成为比突出部14在应力缓冲层4上的突出量更小的厚度的金属凸缘部。
焊料焊盘6使用焊料而被形成为例如大致半球状,并覆盖连接焊盘5的突出部14的整个表面(前端面14A和侧面14B)以及外周铜膜24的周边部21的表面21A。
图3A~图3G是表示图1所示半导体装置的制造方法的图解的剖面图。
在制造该半导体装置时,如图3A所示,首先,制作多个半导体芯片1,并制备其整个表面区域被表面保护膜3覆盖的半导体晶片W。而且,在表面保护膜3上形成露出电极焊盘2的焊盘开口9。在该半导体晶片W的状态下,在表面保护膜3上形成应力缓冲层4。
然后,如图3B所示,在应力缓冲层4上形成贯通孔10。
形成贯通孔10之后,如图3C所示,在半导体晶片W上,利用例如溅射法等,依次形成凸块基底层12和铜膜25。
接着,如图3D所示,在铜膜25上,形成光刻胶16和金属层17。具体地说,首先,利用公知的光刻技术,在铜膜25上形成光刻胶16,该光刻胶16在应该形成连接焊盘5的突出部14的区域上具有开口部18。形成光刻胶16之后,在半导体晶片W的整个区域上,利用溅射法等形成由用作连接焊盘5的材料的铜构成的金属层17。之后,通过除去光刻胶16,将金属层17的不要部分(连接焊盘5以外的部分)与光刻胶16一起移去。由此,形成连接焊盘5。
然后,如图3E所示,通过刻蚀除去从连接焊盘5露出的铜膜25和凸块基底层12的不要部分(应该形成外周铜膜24的部分以外的部分)。由此,形成由包围连接焊盘5的突出部14的外周铜膜24的周边部21构成的金属凸缘部。
接着,如图3F所示,通过使焊料粘接在连接焊盘5的突出部14的整个表面(前端面14A和侧面14B)和外周铜膜24的周边部21的表面21A上,形成覆盖突出部14的整个表面(前端面14A和侧面14B)以及外周铜膜24的周边部21的表面21A的焊料焊盘6。之后,如图3G所示,沿着在半导体晶片W内的各半导体芯片1之间设置的切割线L,切断(切割)半导体晶片W。由此,得到图1所示结构的半导体装置。
如上所述,在该半导体装置中,在应力缓冲层4的贯通孔10上设置的连接焊盘5由具有焊料湿润性的金属(例如铜)构成,并形成为包括从贯通孔10在应力缓冲层4上突出的突出部14的形状。在突出部14的周围,形成由具有焊料湿润性的金属(例如铜)构成的外周铜膜24的周边部21,并且周边部21包围突出部14。然后,焊料焊盘6被形成在突出部14的整个表面(前端面14A和侧面14B)以及外周铜膜24的周边部21上。由此,突出部14的整个表面(前端面14A和侧面14B)以及外周铜膜24的周边部21被焊料焊盘6覆盖。
通过焊料焊盘6与外部的安装基板7上的焊盘8连接,将该半导体装置安装在该安装基板7上。在该安装状态下,即使由于半导体芯片1和安装基板7的热膨胀/热收缩导致在焊料焊盘6上产生应力,通过焊料焊盘6被形成为覆盖突出部14的整个表面(前端面14A和侧面14B),由于突出部14突出到焊料焊盘6的内部,因此通过在焊料焊盘6的内部突出的突出部14而缓和一部分该应力。因此,可以防止焊料焊盘6中产生裂纹。此外,由于焊料焊盘6以充分的连接强度与连接焊盘5连接,因此焊料焊盘6不会从连接焊盘5上剥离。结果是,可以实现连接可靠性高的半导体装置。
此外,在这种半导体装置中,通过形成外周铜膜24的周边部21,可以使焊料很容易湿润扩散到突出部14的周围(周边部21)。因此,例如,像这种半导体装置那样,使用半球状的焊料焊盘6,如所谓的LGA(LandGrid Array)类型的半导体装置那样,即使在需要作为焊料焊盘6的材料的焊料的量减少的情况下,这种少量的焊料也可以湿润扩散到连接焊盘5的突出部14的侧面14B上。就是说,即使是小体积焊料焊盘6,也可以与突出部14的整个表面(前端面14A和侧面14B)粘接。结果是,可以更进一步实现连接可靠性高的半导体装置。
此外,突出部14的周边部15向应力缓冲层4的贯通孔10的周边部11伸出。由此,在由突出部14缓和应力时,能够使该突出部14经受的应力逃逸到应力缓冲层4。因此,即使在焊料焊盘6上产生大应力,也可以通过连接焊盘5和应力缓冲层4良好地缓和该应力,并且可以防止在半导体芯片1中产生裂纹。
此外,由于连接焊盘5的突出部14被形成为圆柱状,因此在其侧面14B上没有角部。因此,焊料焊盘6上产生的应力可以在突出部14(圆柱)的侧面14B分散吸收。
而且,在上述实施方式中,尽管与连接焊盘5连接的焊料端子是大致半球状的焊料焊盘6,但只要是可以与安装基板7上的焊盘8连接的焊料端子,其形状不限于大致半球状。例如,如图4所示,可以是形成为大致球状的焊料球20。
尽管以上已经说明了本发明的实施方式,但是本发明还可以用其它方式实施。
例如,在上述实施方式中,尽管连接焊盘5采用铜形成,但是不限于铜,只要是具有焊料湿润性的金属即可。例如,连接焊盘5可以采用金形成。在这种情况下,例如,如图5所示,在连接焊盘5的突出部14和焊料焊盘6的界面上,优选形成用于防止金扩散的、由镍构成的扩散防止层19.
此外,例如,在上述实施方式中,尽管连接焊盘5的突出部14被形成为圆柱状,例如,如图6所示,连接焊盘5还可以被形成为半椭圆球状。此外,例如,如图7所示,代替连接焊盘5,还可以形成金属焊盘29,该金属焊盘29包括由在叠层方向在应力缓冲层4一侧上配置的上侧突出部27以及在上侧突出部27的下侧一体地形成的下侧突出部28构成的突出部26。
此外,在上述实施方式中,连接焊盘5和外周铜膜24尽管被单独形成,但它们也可以用同一种材料一体地形成。
此外,在上述实施方式中,关于半导体芯片1中的电极焊盘2的配置形态,电极焊盘2沿着半导体芯片1的外周边,以平面视图为矩形环状并列配置成两列,但是,如果是在半导体芯片1的功能面1A上被规则地配置的形态,不限于矩形环状,例如,还可以配置成矩阵形状等。
此外,在上述实施方式中,尽管以WL-CSP的半导体装置为例进行了说明,但除了WL-CSP的半导体装置以外,本发明还可以适用于相对于安装基板与半导体芯片的表面对置、并且以露出半导体芯片的背面的状态安装(裸晶片安装)的半导体装置。
尽管前面已经详细介绍了本发明的实施方式,但是这些只不过是用于明确本发明的技术内容的具体例,本发明不能被解释限定成这些具体例,本发明的精神和范围应该仅仅由所附权利要求范围来限定。
本申请对应于2006年12月25日在日本特许厅提出的特许公开2006-348570号,这里引用其全部内容。

Claims (1)

1.一种半导体装置,包括:
半导体芯片;
在所述半导体芯片的表面上形成的电连接用的内部焊盘;
在所述半导体芯片上形成的、具有露出所述内部焊盘的开口部的应力缓冲层;
由具有焊料湿润性的金属构成的连接焊盘,所述连接焊盘在所述内部焊盘的与所述开口部面对的部分上形成、并且具有在所述应力缓冲层上突出的突出部;
由具有焊料湿润性的金属构成的金属凸缘部,所述金属凸缘部包围所述突出部的周围、并且被形成为比所述突出部在所述应力缓冲层上的突出量小的厚度;和
形成在所述突出部和所述金属凸缘部上的、用于与外部电连接的焊料端子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101542704B (zh) * 2006-12-25 2011-04-20 罗姆股份有限公司 半导体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101680082B1 (ko) 2010-05-07 2016-11-29 삼성전자 주식회사 웨이퍼 레벨 패키지 및 웨이퍼 레벨 패키지의 형성방법
US8604356B1 (en) 2010-11-12 2013-12-10 Amkor Technology, Inc. Electronic assembly having increased standoff height
FR2977383A1 (fr) * 2011-06-30 2013-01-04 St Microelectronics Grenoble 2 Plot de reception d'un fil de cuivre
US9786634B2 (en) * 2015-07-17 2017-10-10 National Taiwan University Interconnection structures and methods for making the same
WO2017098809A1 (ja) 2015-12-11 2017-06-15 株式会社村田製作所 弾性波装置
US10699948B2 (en) * 2017-11-13 2020-06-30 Analog Devices Global Unlimited Company Plated metallization structures
US12249618B2 (en) 2022-02-28 2025-03-11 Analog Devices International Unlimited Company Shaped metal edge for galvanic or capacitive isolator

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4434434A (en) * 1981-03-30 1984-02-28 International Business Machines Corporation Solder mound formation on substrates
JPS59148352A (ja) * 1983-02-14 1984-08-25 Seiko Instr & Electronics Ltd 半導体装置の電極形成方法
US5268072A (en) * 1992-08-31 1993-12-07 International Business Machines Corporation Etching processes for avoiding edge stress in semiconductor chip solder bumps
JPH06268201A (ja) * 1993-03-16 1994-09-22 Hitachi Ltd Ccbバンプの形成方法
JP3301894B2 (ja) 1995-04-10 2002-07-15 新光電気工業株式会社 半導体装置の製造方法
EP1335422B1 (en) 1995-03-24 2013-01-16 Shinko Electric Industries Co., Ltd. Process for making a chip sized semiconductor device
JP2000164617A (ja) 1998-11-25 2000-06-16 Sanyo Electric Co Ltd チップサイズパッケージおよびその製造方法
US6133136A (en) * 1999-05-19 2000-10-17 International Business Machines Corporation Robust interconnect structure
US6620720B1 (en) * 2000-04-10 2003-09-16 Agere Systems Inc Interconnections to copper IC's
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
US6413851B1 (en) * 2001-06-12 2002-07-02 Advanced Interconnect Technology, Ltd. Method of fabrication of barrier cap for under bump metal
US6914332B2 (en) * 2002-01-25 2005-07-05 Texas Instruments Incorporated Flip-chip without bumps and polymer for board assembly
US7141885B2 (en) * 2002-02-13 2006-11-28 Samsung Electronics Co., Ltd. Wafer level package with air pads and manufacturing method thereof
CN1185707C (zh) * 2002-06-17 2005-01-19 威盛电子股份有限公司 凸块底缓冲金属结构
TWI242866B (en) * 2003-08-21 2005-11-01 Siliconware Precision Industries Co Ltd Process of forming lead-free bumps on electronic component
US7068138B2 (en) * 2004-01-29 2006-06-27 International Business Machines Corporation High Q factor integrated circuit inductor
JP4327656B2 (ja) * 2004-05-20 2009-09-09 Necエレクトロニクス株式会社 半導体装置
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures

Cited By (1)

* Cited by examiner, † Cited by third party
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CN101542704B (zh) * 2006-12-25 2011-04-20 罗姆股份有限公司 半导体装置

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