CN101138054B

CN101138054B - 叠层陶瓷电子部件

Info

Publication number: CN101138054B
Application number: CN2006800072427A
Authority: CN
Inventors: 小山一茂
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-03-11
Filing date: 2006-02-28
Publication date: 2011-06-08
Anticipated expiration: 2026-02-28
Also published as: WO2006095597A1; US20090021340A1; JP2006253459A; JP4715248B2; US7623020B2; CN101138054A

Abstract

本发明提供一种叠层陶瓷电子部件，包括叠层体、埋设于叠层体内的第一内部电极、和埋设于叠层体内且与第一内部电极相对的第二内部电极。叠层体具有第一陶瓷层、设置在第一陶瓷层的第一面上的第二陶瓷层、和设置在第一陶瓷层的第一面相反一侧的第二面上的第三陶瓷层。第一与第二内部电极连接于第一陶瓷层。第一陶瓷层含有作为主要成分的ZnO且含有0～15mol％的SiO₂。第二陶瓷层含有作为主要成分的ZnO且含有15～50mol％的SiO₂。第三陶瓷层含有作为主要成分的ZnO且含有15～50mol％的SiO₂。本发明的叠层陶瓷部件具有低压敏电压和低静电电容。

Description

叠层陶瓷电子部件

技术领域

本发明涉及叠层片式压敏电阻(varistor)等叠层陶瓷电子部件。

背景技术

近年来，为了实现电子仪器的小型化、多功能化，大量使用IC和LSI等半导体元件，但是这些半导体元件对噪声、脉冲、静电等异常电压的耐受性较低。

为了确保这些半导体元件对异常电压的耐受性，使用叠层片式压敏电阻(multilayer chip varistor)等叠层陶瓷电子部件。在追求半导体元件的高性能和高工作速度的同时半导体元件对异常电压的耐受性越来越低。因此需要一种具有低压敏电压的压敏电阻等保护元件。

上述电子仪器的电信号频率为MHz级，为了尽可能不对此类高速信号的波形产生影响，需要静电电容低的压敏电阻。

日本特开平11-3809号公报公开了一种由压敏电阻涂层和支撑该层的低介电常数的支撑层组成的低静电电容的片式压敏电阻。

若将压敏电阻涂层和发挥着支撑层功能的与压敏电阻涂层不同的陶瓷层烧结成一体，则有时会在压敏电阻涂层与陶瓷层之间的界面产生缺陷，从而导致片式压敏电阻的可靠性降低。另外，有时在烧制中压敏电阻涂层中所含的Bi₂O₃和Sb₂O₃等低熔点的添加物会扩散到陶瓷层，会损害压敏电阻涂层的作为压敏电阻的特性。

发明内容

本发明提供一种叠层陶瓷电子部件，包括叠层体、埋设于叠层体内的第一内部电极、和埋设于叠层体内且与第一内部电极相对的第二内部电极。叠层体包括第一陶瓷层、设置在第一陶瓷层的第一面上的第二陶瓷层、和设置在第一陶瓷层的第一面相反一侧的第二面上的第三陶瓷层。第一和第二内部电极连接于第一陶瓷层。第一陶瓷层含有作为主要成分的ZnO且含有0～15mol％的SiO₂。第二陶瓷层含有作为主要成分的ZnO且含有15～50mol％的SiO₂。第三陶瓷层含有作为主要成分的ZnO且含有15～50mol％的SiO₂。

本发明的叠层陶瓷部件具有低压敏电压和低静电电容。

附图说明

图1是本发明第一实施方式中的叠层陶瓷电子部件的截面图。

图2表示压敏电阻材料中SiO₂的含有率与压敏电压、比介电常数的关系。

图3是圆板状压敏电阻元件的截面图。

图4是本发明第二实施方式中的叠层陶瓷电子部件的截面图。

图5是本发明第三实施方式中的叠层陶瓷电子部件的截面图。

图6表示第一～第三实施方式中的叠层陶瓷电子部件样品的测定结果。

符号说明

10 叠层片式压敏电阻(叠层陶瓷电子部件)

11 叠层体

12A 内部电极(第一内部电极)

12B 内部电极(第二内部电极)

13 陶瓷层(第一陶瓷层)

13A 陶瓷层的面(第一面)

13B 陶瓷层的面(第二面)

14 陶瓷层(第二陶瓷层)

114 陶瓷层(第三陶瓷层)

16 膜

20 叠层片式压敏电阻(叠层陶瓷电子部件)

21 叠层体

22 叠层片式压敏电阻(叠层陶瓷电子部件)

23 叠层体

具体实施方式

(第一实施方式)

图1是本发明第一实施方式中的作为叠层陶瓷电子部件的叠层片式压敏电阻10的截面图。压敏电阻10包括叠层体11、内部电极12A和12B以及外部电极15A和15B。叠层体11具备陶瓷层13、14、114。陶瓷层13具有面13A和与面13A相反一侧的面13B，面13A、13B在方向13C上彼此相向配置。陶瓷层14设置在陶瓷层13的面13A上。陶瓷层114设置在陶瓷层13的面13B上。叠层体11具有端面11A和与端面11A相反一侧的端面11B。内部电极12A、12B埋设在陶瓷层13中并与陶瓷层13连接，且在方向13C上彼此相向配置。内部电极12A、12B的端部512A、512B分别露出于叠层体11的端面11A、11B。内部电极12A、12B的端部512A、512B分别与在叠层体11的端面11A、11B形成的外部电极15A、15B连接。陶瓷层14、114的厚度分别为WB、WC。

下面，对叠层片式压敏电阻10的制造方法进行说明。

首先，将作为主要成分的ZnO，硅化合物SiO₂以及作为添加物的Bi₂O₃、Co₃O₄、MnO₂和Sb₂O₃中的至少1种混合，将得到的压敏电阻材料粉碎。将作为有机粘结剂的聚乙烯醇缩丁醛树脂、作为溶剂的醋酸正丁酯以及作为增塑剂的邻苯二甲酸苄丁酯(benzyl butyl phthalate)混合到粉碎后的压敏电阻材料中，得到浆料。然后采用刮涂法等使该浆料成型，制成成为陶瓷层13的多个第一陶瓷生片。

使用与成为陶瓷层13的陶瓷生片所用的压敏电阻材料的SiO₂含有率不同的压敏电阻材料，同样地制造浆料，采用刮涂法等方法成型，制成多个第二陶瓷生片。叠层规定枚数的第二陶瓷生片，形成具有所期望厚度的陶瓷层14、114。

混合作为导电性金属粉末的Pt粉末、作为有机粘结剂的聚乙烯醇缩丁醛、作为溶剂的醋酸正丁酯以及作为增塑剂的邻苯二甲酸苄丁酯，并使用辊压机等进行混炼，制成用于形成内部电极12A、12B的金属膏。

在陶瓷层14上叠层第一陶瓷生片，在叠层后的第一陶瓷生片上涂布金属膏，形成具有规定形状的内部电极12B。

接着，在形成有内部电极12B的第一陶瓷生片的面上叠层另外的第一陶瓷生片。在该另外的第一陶瓷生片上涂布金属膏，形成具有规定形状的内部电极12A。

内部电极12A、12B夹持另外的第一陶瓷生片而相对配置。内部电极12A、12B以分别与外部电极15A、15B连接的方式错开位置形成。

接着，在形成有内部电极12B的第一陶瓷生片的面上进一步叠层另一个第一陶瓷生片。在该第一陶瓷生片上叠层规定枚数的第二陶瓷生片，从而得到未烧结叠层体。然后向未烧结叠层体加压使各层压接后，将未烧结叠层体切割成规定形状，从而得到成为叠层体11的未烧结成型体。

将该未烧结成型体填入鞘体中，以200℃/h的升温速度升温至1000～1400℃，在最高温度下保持2小时后，以100℃/h的降温速度降温并烧制，从而得到烧结体。

烧制后，对烧结体进行倒角操作，使内部电极12A、12B的端部512A、512B分别露出于端面11A、11B。随后在端面11A、11B上分别形成并烧接以Ag为主要成分的外部电极15A、15B，得到叠层片式压敏电阻10。

下面，对叠层片式压敏电阻10的压敏电压、电压非线性系数a和静电电容的测定方法进行说明。在外部电极15A、15B之间连接直流恒流电源，将通过1mA的电流时外部电极15A、15B之间的电压V_1mA作为压敏电压进行测定。此时的电流值记做I_1mA(即1mA)。并且进一步测定通过0.01mA电流时的电压值V_0.01mA。同样此时的电流值记做I_0.01mA(即0.01mA)。由下式计算出电压非线性系数a。

a＝{log(I_1mA)-log(I_0.01mA)｝/{log(V_1mA)-log(V_0.01mA)｝

作为压敏电阻，电压非线性系数a较大的样品具有优异的特性，优选电压非线性系数a在30以上。

通过数字LCR电表在环境温度为25℃、有效值为1V的测定电压以及频率为1MHz的条件下测定静电电容。

对叠层片式压敏电阻10的陶瓷层13以及陶瓷层14、114所含有的SiO₂的含有率的优选范围进行说明。

对SiO₂的含有率与电压非线性系数a、静电电容的关系进行说明。

压敏电阻材料含有作为添加物的0.5mol％的Bi₂O₃、0.5mol％的Co₃O₄、0.5mol％的MnO₂以及1.0mol％的Sb₂O₃。图3是用于评价该压敏电阻材料特性的圆板状压敏电阻元件17样品的截面图。将分别含有不同含有率SiO₂的材料成型为外径F15mm、厚度1.2mm的圆板状后，在1100℃的温度下保持2小时。由此得到外径F13mm、厚度1.0mm的烧结体18。在烧结体18的上面和下面分别涂敷并烧接外径F10mm的Ag电极19，得到圆板状压敏电阻元件17。用与上述叠层片式压敏电阻相同的方法测定圆板状压敏电阻元件17，测定烧结体18的厚度T、电极19的面积S19，计算出每1mm厚度的压敏电阻材料的压敏电压V_1mA/mm和相对介电常数er。用圆板状压敏电阻元件17的压敏电压V_1mA除以压敏电阻烧结体18的厚度T，得出压敏电压V_1mA/mm。利用圆板状压敏电阻元件17的静电电容C、真空介电常数e0＝8.854×10^-12(F/m)，由下式得出相对介电常数er。

er＝C×T/(e0×S19)

图2表示该压敏电阻材料所含的SiO₂的含有率、压敏电压V_1mA/mm以及相对介电常数er。

参照图2，对陶瓷层13优选的SiO₂含有率进行说明。随着压敏电阻材料的SiO₂含有率的增加，V_1mA/mm增高，超过15mol％就会急剧上升。当SiO₂的含有率在0mol％～10mol％附近时介电常数er急剧下降，超过10mol％时，与在0mol％～10mol％范围时相比，介电常数er以缓慢的倾斜减少。

叠层片式压敏电阻10的外部电极15A、15B间的压敏电压与内部电极12A、12B之间夹持的陶瓷层13的部分13D的厚度WA成比例。因此，为了得到压敏电压低的叠层片式压敏电阻，需要减小内部电极12A、12B的间隔WA。但是，如果间隔WA变小，则吸收施加浪涌电流和静电时所产生的热量的部分的体积就会变小。

在叠层片式压敏电阻10中，使内部电极12A、12B的间隔WA扩大到必要限度，从而能够保证用来吸收热量的部分的体积，同时为了降低静电电容，控制陶瓷层13、14、114的SiO₂含有率。

如果SiO₂含有率超过15mol％，压敏电压V_1mA/mm就会超过1000V/mm，压敏电阻10易由于浪涌电流而被破坏。

对叠层体11施加了浪涌电流和静电时，陶瓷层13会吸收浪涌电流和静电，因此SiO₂的含有率优选为0～15mol％，为了进一步得到低静电电容和低压敏电压，SiO₂的含有率优选为3mo1％～13mol％。

下面，参照图2对陶瓷层14、114的优选SiO₂含有率进行说明。叠层片式压敏电阻10的外部电极15A、15B间的静电电容通过将在内部电极12A、12B间的陶瓷层13的部分13D中产生的静电电容、和在部分13D的外侧的陶瓷层13的部分与陶瓷层14、114中产生的静电电容相加而得到。因此，优选陶瓷层13、14、114由低相对介电常数的压敏电阻材料形成。但是，为了降低压敏电压，SiO₂的含有率需要为0～15mol％，因此难以使陶瓷层13的相对介电常数er小于SiO₂含有率为15mol％时的er＝61。为了减小叠层片式压敏电阻10的静电电容，使用相对介电常数小于内部电极12A、12B之间的陶瓷层13材料的材料来形成陶瓷层14、114。如图2所示，SiO₂的含有率为15mol％以上时，相对介电常数er小于61，因此如果使用SiO₂的含有率为15mol％以上的材料来形成陶瓷层14、114，则能够减小叠层片式压敏电阻10的静电电容。但是，如果SiO₂的含有率超过50mol％，则不能对材料进行烧结，所以不优选。

采用上述制造方法，使用各种压敏电阻材料得到具有1.6mm×0.8mm×0.8mm外形的叠层片式压敏电阻10的样品1～3。陶瓷层13本身的厚度WD为80μm。在得到的叠层片式压敏电阻样品中内部电极12A、12B的间隔，即内部电极12A、12B间夹持的陶瓷层13的部分的厚度WA为40μm。彼此相对配置的内部电极12A、12B相重叠的其各自的部分12C、12D的面积SA为0.020mm²。在这些样品中，陶瓷层13、14、114相互无缝接合，因此可以确定不存在结构上的缺陷等问题。陶瓷层14、114与陶瓷层13中的Bi₂O₃和Sb₂O₃等添加物含有率的差较小，因此不会受到添加物扩散的影响，可以得到可靠性高的叠层片式压敏电阻10。

样品1～3的电压非线性系数a和静电电容的测定结果如图6所示。具备含有10mol％SiO₂的陶瓷层13、14、114的样品1具有1.78pF的静电电容和32.5V的压敏电压。具备含有10mol％SiO₂的陶瓷层13和含有40mol％SiO₂的陶瓷层14、114的样品3具有1.12pF的静电电容和33.2V的压敏电压，与样品1的压敏电压相同，静电电容小于样品1，电压非线性系数a在30以上，更为优选。即，能够得到与具有相同组成的陶瓷层13、14、114的压敏电阻相比静电电容较小的叠层片式压敏电阻10。

(第二实施方式)

图4是第二实施方式中的叠层片式压敏电阻20的截面图。压敏电阻20中，与图1所示的第一实施方式的叠层片式压敏电阻10相同的部分标注相同的参照符号，省略说明。压敏电20具备由陶瓷层13、14、114组成的叠层体21，从而代替压敏电阻10的叠层体11。压敏电阻20具备在陶瓷层13与陶瓷层14之间在陶瓷层13的面13A上设置的内部电极112B、和在陶瓷层13与陶瓷层114之间在陶瓷层13的面13B上设置的内部电极112A，从而代替压敏电阻10的内部电极12A、12B。

下面，对叠层片式压敏电阻20的制造方法进行说明。

首先，叠层用于压敏电阻10的规定枚数的第二陶瓷生片，形成具有期望厚度的陶瓷层14。在陶瓷层14上涂布金属膏，形成具有规定形状的内部电极112B。接着，在形成有内部电极112B的陶瓷层14的面上叠层第一陶瓷生片，形成陶瓷层13，在陶瓷层13上涂布金属膏，形成具有规定形状的内部电极112A。内部电极112A、112B以分别与外部电极15A、15B连接的方式错开形成。

接着，在内部电极112A上叠层规定枚数的第二陶瓷生片，得到未烧结叠层体。对未烧结叠层体加压使各层压接后，将未烧结叠层体切割成规定形状，得到成为叠层体21的未烧结成型体。

与第一实施方式中的压敏电阻10同样对未烧结成形体进行烧制，安装外部电极15A、15B，得到图6所示的叠层片式压敏电阻20的样品4～5。这些样品的陶瓷层13的不在内部电极112A、112B外侧的部分的厚度为40μm。图6表示与样品1～3同样测定的样品4～5的特性。

在叠层片式压敏电阻20中，内部电极112A、112B分别设置在陶瓷层13与陶瓷层14之间的界面、以及陶瓷层13与陶瓷层114之间的界面。即，第一实施方式中的存在于压敏电阻10的内部电极12A、12B外侧的高相对介电常数的陶瓷层13，被替换成相对介电常数低于陶瓷层13的陶瓷层14、114。从而，叠层片式压敏电阻20的外部电极15A、15B之间的静电电容小于压敏电阻10的静电电容。例如，样品5具有0.97pF的静电电容和32.3V的压敏电压，能够得到具有更低静电电容的叠层片式压敏电阻20。

(第三实施方式)

图5是第三实施方式中的叠层片式压敏电阻22的截面图。压敏电阻22中，对与图4所示第二实施方式的叠层片式压敏电阻20相同的部分标注相同参照符号，省略说明。压敏电阻22中，由以Zn₂SiO₄为主要成分的Zn- Si-O系化合物形成的膜16包覆具有陶瓷层13、14、114的叠层体21。

其中，Zn-Si-O系化合物含有由Zn、Si、O组成的不定比化合物(Zn、Si、O的比率为2∶∶1∶4以外的化合物)作为主要成分，还含有Bi和Sb。例如，该化合物可为Zn_xSi_yO_z、Zn_xSi_yBi_mO_z、Zn_xSi_ySb_nO_z(x、y、z、m、n是自然数)。

下面，对叠层片式压敏电阻的制造方法进行详细说明。

首先，采用与第二实施方式的压敏电阻20相同的制造方法，得到成为叠层体21的未烧结成型体。将该未烧结成型体放入炉中加热去除粘合剂。随后，将未烧结成型体与氧化铝一同放入圆柱形鞘体中，旋转圆柱形鞘体，同时对未烧结成型体进行烧制。在此鞘体中加热未烧结成型体，以200℃/h的升温速度升温至1000～1400℃，在最高温度下保持2小时后，以100℃/h的降温速度降温并烧制。通过烧制，得到叠层体23，该叠层体23在烧制后的成型体表面形成有由以Zn₂SiO₄为主要成分的Zn-Si-O系化合物形成的膜16。

烧制后，清洗附着在叠层体23表面的氧化铝粉等废物，并干燥叠层体23。随后，对叠层体23进行倒角操作，使内部电极112A、112B的端部612A、612B分别露出于叠层体23的端面23A、23B。在内部电极112A、112B的端部612A、612B露出的端面23A、23B上，分别烧接以Ag为主要成分的外部电极115A、115B，得到叠层片式压敏电阻22。

在叠层片式压敏电阻22中，叠层体23被相对介电常数非常低的以Zn₂SiO₄为主要成分的Zn-Si-O系化合物的膜16所包覆，因此，膜16位于外部电极15A、15B与陶瓷层13之间，外部电极115A、115B与陶瓷层14之间以及外部电极15A、15B与陶瓷层114之间。通过该结构，陶瓷层13、14、114的两端被具有非常低的相对介电常数的Zn-Si-O系化合物的膜16所夹持，因此在外部电极115A、115B之间串联和并联地连接有相对介电常数不同的材料。在外部电极115A、115B之间，膜16与陶瓷层14(13、114)串联连接，构成串联连接体。即，按照外部电极115A、膜16、陶瓷层14(13、114)、膜16、外部电极的顺序连接。而且，在外部电极115A、115B之间，膜16与上述串联连接体并联连接。从而，比陶瓷层13、14、114直接与外部电极115A、115B连接的压敏电阻20的静电电容更低。

采用上述制造方法，制成具有1.6mm×0.8mm×0.8mm外形的叠层片式压敏电阻22的样品6～7。图6表示与样品1～3同样测定的样品7的特性。此样品具有0.85pF的静电电容和34.4V的压敏电压。

在本发明的第一～第三实施方式中，夹持陶瓷层13配置的陶瓷层14、114的SiO₂的含有率相同。如果SiO₂的含有率高于陶瓷层13，则陶瓷层14、114的SiO₂含有率可以互不相同。并且在第一～第三实施方式中，陶瓷层14、114分别以均等的含有率含有SiO₂，但根据位置SiO₂的含有率也可以不同。

另外，图1、4、5所示的叠层体11、21中，陶瓷层14、114的厚度相等，但陶瓷层14、114的厚度也可以不同。另外，在第一～第三实施方式中，内部电极12A、12B、112A、112B的材料使用Pt，但使用AgPd等导电性金属也可得到同等效果。

另外，第一～第三实施方式中的叠层片式压敏电阻10、20、22分别具备2个内部电极。内部电极的数量不限于2个，使用3个以上的内部电极也可得到同等效果。

产业上的可利用性

本发明涉及的叠层陶瓷电子部件的静电电容小且压敏电压低，因此可以作为保护高速信号线路中使用的半导体元件免于静电损害的部件。

Claims

1.一种叠层陶瓷电子部件，其特征在于，包括：

叠层体；

第一内部电极，其埋设于所述叠层体内，且连接于下述第一陶瓷层；

第二内部电极，其埋设于所述叠层体内，并与所述第一内部电极相对，且连接于所述第一陶瓷层，

与所述第一内部电极连接的第一外部电极，和

与所述第二内部电极连接的第二外部电极，

其中，所述叠层体包括：

第一陶瓷层，其具有第一面和所述第一面相反一侧的第二面，含有作为主要成分的ZnO并且含有0～15mol％的SiO₂；

第二陶瓷层，其设置在所述第一陶瓷层的所述第一面上，含有作为主要成分的ZnO并且含有15～50mol％的SiO₂；和

第三陶瓷层，其设置在所述第一陶瓷层的所述第二面上，含有作为主要成分的ZnO并且含有15～50mol％的SiO₂。

2.如权利要求1所述的叠层陶瓷电子部件，其特征在于：

所述第一内部电极和所述第二内部电极埋设于所述第一陶瓷层内。

3.如权利要求1所述的叠层陶瓷电子部件，其特征在于：

所述第一内部电极设置在所述第一陶瓷层和所述第二陶瓷层之间，并且设置在所述第一陶瓷层的所述第一面上，

所述第二内部电极设置在所述第一陶瓷层和所述第三陶瓷层之间，并且设置在所述第一陶瓷层的所述第二面上。

4.如权利要求1所述的叠层陶瓷电子部件，其特征在于，还包括：

由以Zn₂SiO₄为主要成分的Zn-Si-O系化合物组成的膜，所述膜包覆所述叠层体使得所述膜位于所述第一外部电极与所述第一陶瓷层之间、所述第一外部电极与所述第二陶瓷层之间、所述第一外部电极与所述第三陶瓷层之间、所述第二外部电极与所述第一陶瓷层之间、所述第二外部电极与所述第二陶瓷层之间、所述第二外部电极与所述第三陶瓷层之间。

5.如权利要求1所述的叠层陶瓷电子部件，其特征在于：

所述第一陶瓷层还含有Bi₂O₃、Co₃O₄、MnO₂和Sb₂O₃中的至少一种。

6.如权利要求1所述的叠层陶瓷电子部件，其特征在于：

所述第二陶瓷层还含有Bi₂O₃、Co₃O₄、MnO₂和Sb₂O₃中的至少一种。

7.如权利要求1所述的叠层陶瓷电子部件，其特征在于：

所述第三陶瓷层还含有Bi₂O₃、Co₃O₄、MnO₂和Sb₂O₃中的至少一种。