CN101102103A - 射频开关电路、射频开关装置和发射机模块装置 - Google Patents

Abstract

本发明提供一种不昂贵的射频开关电路，其在宽频带上具有所希望的射频特性，并且对诸如静电浪涌的高电压信号的流入具有所希望的承受力。将负偏压或大于等于0V且小于等于肖特基正向电压的正偏压用于控制端V11和V12，以控制FET11到18和FET21到28，以便使从第一输入/输出端P11延伸到第二输入/输出端P12的路径和从第一输入/输出端P11延伸到第三输入/输出端P13的路径导通/截止。因此，可以消除对DC隔离电容器的需要。

Description

射频开关电路、射频开关装置和发射机模块装置

技术领域

本发明涉及一种用于在移动通信装置等中在多个信号路径之间进行切换的射频开关电路，并涉及一种包括与负偏压产生装置结合的这种射频开关电路的射频开关装置和发射机模块装置。

背景技术

近年来，随着移动通信装置功能的增加，对于减小在终端装置中使用的射频装置的尺寸和增加所述射频装置的功能有着很强的需求。具体而言，需要用于在天线之间进行切换的射频开关装置以获得低损耗特性。

图14示出作为常规射频开关装置的例子的SPDT(单刀双掷)开关装置的典型等效电路。例如，参见日本专利申请公开No.11-163704(第8页，图8)。

参考图14，常规射频开关电路100包括FET(耗尽型场效应晶体管)11到18和21到28、电阻器Rg11到Rg18、Rg21到Rg28和Rs、以及用于隔离DC分量的电容器C11到C13、Cg1和Cg2。

FET 11到14串联在一起以形成第一组FET。FET 15到18串连在一起以形成第二组FET。第一组FET的第一端(接近FET 11)经由电容器C11连接到第一输入/输出端P11。第一组FET的第二端(接近FET 14)经由电容器C12连接到第二输入/输出端P12，并连接到第二组FET的第一端(接近FET 15)。第二组FET的第二端(接近FET 18)经由电容器Cg1接地。FET 11到14的栅极分别经由电阻器Rg11到Rg14连接到控制端V12。FET 15到18的栅极分别经由电阻器Rg15到Rg18连接到控制端V11。

类似地，FET 21到24串联在一起以形成第三组FET。FET 25到28串联在一起以形成第四组FET。第三组FET的第一端(接近FET21)经由电容器C11连接到第一输入/输出端P11。第三组FET的第二端(接近FET 24)经由电容器C13连接到第三输入/输出端P13，并连接到第四组FET的第一端(接近FET 25)。第四组FET的第二端(接近FET 28)经由电容器Cg2接地。FET 21到24的栅极经由电阻器Rg21到Rg24连接到控制端V11。FET 25到28的栅极分别经由电阻器Rg25到Rg28连接到控制端V12。

此外，第二组FET的第二端和第四组FET的第二端之间的连接点连接到固定电压端Vs。第一组FET的第一端和第三组FET的第一端之间的连接点经由电阻器Rs连接到固定电压端Vs。

对于这种构造，考虑将3V施加到固定电压端Vs和控制端V11，并将0V施加到控制端V12的情形。于是，第一和第四组FET中的每一个FET的栅极-源极电压Vgs变成0V(FET导通)，而第二和第三组FET中的每一个FET的栅极-源极电压Vgs变成-3V(FET截止)。因此，可以使从第一信号输入/输出端P11延伸到第二信号输入/输出端P12的路径导通，而使从第一信号输入/输出端P11延伸到第三信号输入/输出端P13的路径截止。

然而，常规射频开关电路100的结构需要DC隔离电容器(C11到C13、Cg1和Cg2)，并且由于DC隔离电容器的频率特性的影响而使射频特性恶化。此外，对于需要作为射频开关电路的外部元件的DC隔离电容器的无线终端设备而言，除了用于射频开关电路的面积之外还需要用于容纳DC隔离电容器的额外芯片面积。在常规射频开关电路100中在同一半导体芯片上与FET一起形成作为DC隔离电容器的MIM电容器的情况下，由于MIM电容器具有低抗ESD性(抗静电性)，所以元件可能被例如来自无线终端设备的天线端的浪涌的高压所击穿，从而成为发货后缺陷的一个原因。当元件在生产过程中被施加到射频开关电路的外部端子的诸如浪涌的高电压所击穿时，这也导致生产期间的缺陷。

为了避免这种问题，日本专利申请公开No.2003-283362(第10页，图2)建议在多层衬底中提供电容器用于使用多层衬底的天线切换模块。然而，对于除了使用多层衬底的射频开关装置之外的射频开关装置，一直难以克服浪涌问题。

发明内容

因此，本发明的目的是提供一种不昂贵的射频开关电路以及使用其的射频开关装置和发射机模块装置，所述射频开关电路在宽频带上具有所希望的射频特性，并且对诸如静电浪涌的高压信号的流入具有所希望的承受力。

本发明涉及一种用于控制射频信号流动的射频开关电路。为了实现以上目的，本发明的射频开关电路是一种用于控制射频信号流动的射频开关电路，其包括：至少一个彼此串联在一起且插入在用于输入/输出射频信号的两个输入/输出端之间的晶体管；用于使所述至少一个晶体管的源极和漏极经由预定电阻值接地的多个电阻器；以及用于将控制电压经由预定电阻值施加到所述至少一个晶体管的栅极的多个栅极电阻器，  其中施加负偏压或者大于等于0V且小于等于肖特基正向电压的正偏压作为控制电压以导通/截止射频信号的流动。

本发明的另一种射频开关电路是一种用于控制射频信号流动的射频开关电路，其包括：多个传输晶体管，所述传输晶体管中的至少一个串联在一起且插入在用于输入/输出射频信号的公共输入/输出端和第一到第n个输入/输出端中的每一个之间；多个分流晶体管，所述分流晶体管中的至少一个串联在一起且插入在第一到第n个输入/输出端中的每一个和接地端之间；用于使传输晶体管和分流晶体管的源极和漏极经由预定电阻值接地的多个电阻器；以及用于将多个不同的控制电压经由预定电阻值施加到传输晶体管和分流晶体管的栅极的多个栅极电阻器，其中施加负偏压或者大于等于0V且小于等于肖特基正向电压的正偏压作为多个不同的控制电压以导通/截止射频信号的流动。

可以将射频开关电路与用于产生负偏压的负偏压产生电路组合，所述负偏压产生电路具有升高从外部施加的基准电压的电压电平的功能，由此实现射频开关装置。可以通过将射频开关装置进一步与必须向其施加负偏压的功率放大器组合来实现发射机模块装置。

对于射频开关装置，可以基于其连接状态为DC电路状态的路径，启用/停用电压电平升高功能或者选择基准电压被升高到的电平。此外，可以类似地选择将被施加到每个晶体管的栅极的控制电压被升高到的电平。

典型地，射频开关装置集成在半导体衬底上，并且晶体管为金属-半导体场效应晶体管或金属-绝缘体-半导体场效应晶体管。优选地，其中形成有晶体管的半导体芯片和负偏压产生电路设置在同一封装中或者形成在同一半导体衬底上。同样优选地，射频开关装置安装在多层衬底上。

根据本发明，晶体管的源极或漏极的电位固定在大于等于0V且小于等于肖特基正向电压的正偏压，由此消除了对DC隔离电容器的需要，所述DC隔离电容器通常设置在外部电路与第一和第二输入/输出端之间。因此，可以在宽频带上实现所希望的射频特性，而不会受到DC隔离电容器的频率特性的影响。此外，即使在流过诸如静电浪涌的高电压信号时也能够避免电路被击穿。

通过以下结合附图对本发明进行的详细说明，本发明的这些和其他目的、特征、方面和优点将变得更加明显。

附图说明

图1示出根据本发明第一实施例的射频开关电路1的结构；

图2示出根据本发明第二实施例的射频开关电路2的结构；

图3示出根据本发明第三实施例的射频开关电路3的结构；

图4示出根据本发明第四实施例的射频开关电路4的结构；

图5示出根据本发明第五实施例的射频开关装置5的结构；

图6为透视图，其示出射频开关装置5的封装内部的例子；

图7示出射频开关装置5实现的控制电压的转变；

图8示出利用射频开关装置5的发射机模块装置的典型结构；

图9示出根据本发明第六实施例的射频开关装置6的结构；

图10为透视图，其示出射频开关装置6的封装内部的例子；

图11示出射频开关装置6实现的控制电压的转变；

图12示出施加到射频开关装置6的各控制端的电压的变化；

图13A为截面透视图，其示出常规开关模块的封装的内部；

图13B为截面透视图，其示出本发明的开关模块的封装的内部；以及

图14示出常规射频开关电路100的结构。

具体实施方式

第一实施例

图1示出根据本发明第一实施例的射频开关电路1的结构。参考图1，射频开关电路1包括FET 11到14以及电阻器Rg11到Rg14和Rs10到Rs14。FET 11到14可以是主要材料为砷化镓(GaAs)的耗尽型金属-半导体场效应晶体管(MES-FET)，或者是诸如MOS-FET的金属-绝缘体-半导体场效应晶体管(MIS-FET)。

FET 11到14串联在一起。FET 11的源极连接到第一输入/输出端P11。FET 14的漏极连接到第二输入/输出端P12。FET 11到14的源极和漏极经由各自具有预定电阻值的电阻器Rs10到Rs14接地。FET 11到14的栅极分别经由电阻器Rg11到Rg14连接到控制端V11。第一输入/输出端P11和第二输入/输出端P12各自连接到诸如天线电路或接收机电路的外部电路。将预定外部电压施加到控制端V11。串联在一起的FET的数量不局限于四个。

射频开关电路1为导通开关型SPST射频开关电路，并且具有根据施加到控制端V11的控制电压使从第一输入/输出端P11延伸到第二输入/输出端P12的路径导通/截止的功能。施加到控制端V11的控制电压或者是使路径截止的“负偏压”，或者是大于等于0V且小于等于肖特基正向电压的使路径导通的“正偏压”。肖特基正向电压取决于FET的正向电压Vf，且为大约1V或更低的正偏压。由于正偏压的值更接近正向电压Vf的值，因此其提供了更大的效果，因为金属-半导体结平面处的耗尽层变得更窄了。在本发明中，将能够使路径导通的0V电压视为处于小于等于肖特基正向电压的正偏压的定义内。

对于射频开关电路1，将大于0V且小于等于肖特基正向电压的正偏压施加到FET 11到14的栅极以便使从第一输入/输出端P11延伸到第二输入/输出端P12的路径导通。这造成正偏压状态，其中栅极-源极(或栅极-漏极)电压Vgs(或Vgd)小于等于肖特基正向电压，并且与将0V施加到FET 11到14的栅极的情况相比耗尽层变窄，由此可以沿着从第一输入/输出端P11延伸到第二输入/输出端P12的路径改善诸如插入损耗特性和失真特性的射频特性。这里所使用的肖特基正向电压是电流为100μA/m时的肖特基电压。

在以下利用特定值的详细讨论中，为了简洁，将负偏压称为“非激励电压”，将大于等于0V且小于等于肖特基正向电压的正偏压称为“激励电压”。

例如，当将-3V的非激励电压施加到控制端V11时，FET 11到14中的每一个的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)变为-3V，由此使从第一输入/输出端P11延伸到第二输入/输出端P12的路径截止。当将0V的激励电压施加到控制端V11时，FET 11到14中的每一个的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)变为0V，由此使从第一输入/输出端P11延伸到第二输入/输出端P12的路径导通。

如上所述，对于根据本发明的第一实施例的射频开关电路1，FET11到14中的每一个的源极或漏极的电位固定在大于等于0V且小于等于肖特基正向电压的正偏压，由此消除了对DC隔离电容器的需要，所述DC隔离电容器通常设置在外部电路与第一和第二输入/输出端P11和P12之间。因此，可以在宽频带上实现所希望的射频特性，而不会受到DC隔离电容器的频率特性的影响。此外，即使在流过诸如静电浪涌的高电压信号时也能够避免电路被击穿。

此外，尽管通常将射频开关电路1实施为半导体芯片上的集成电路，但是不必提供芯片电容器作为DC隔离电容器，由此可以减少半导体制造工艺中的步骤数量并减小半导体芯片面积。

第二实施例

图2示出根据本发明第二实施例的射频开关电路2的结构。参考图2，射频开关电路2包括FET 15到18以及电阻器Rg15到Rg18和Rs15到Rs18。FET 15到18可以是MES-FET、MIS-FET等。

FET 15到18串联在一起。FET 15的源极连接到第一输入/输出端P11和第二输入/输出端P12。FET 18的漏极接地。FET 15到18的源极和漏极分别经由具有预定电阻值的电阻器Rs15到Rs18接地。FET 15到18的栅极分别经由电阻器Rg15到Rg18连接到控制端V12。第一输入/输出端P11和第二输入/输出端P12各自连接到诸如天线电路或接收机电路的外部电路。将预定外部电压施加到控制端V12。串联在一起的FET的数量不局限于四个。

射频开关电路2为截止开关型SPST射频开关电路，并且具有根据施加到控制端V12的控制电压使从第一输入/输出端P11延伸到第二输入/输出端P12的路径导通/截止的功能。施加到控制端V12的控制电压或者是负偏压(非激励电压)，或者是大于等于0V且小于等于肖特基正向电压的正偏压(激励电压)。

例如，当将-3V的非激励电压施加到控制端V12时，FET 15到18中的每一个的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)变为-3V，由此使从第一输入/输出端P11延伸到第二输入/输出端P12的路径导通。当将0V的激励电压施加到控制端V12时，FET 15到18中的每一个的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)变为0V，由此使从第一输入/输出端P11延伸到第二输入/输出端P12的路径截止。

如上所述，对于根据本发明第二实施例的射频开关电路2，FET 15到18中的每一个的源极或漏极的电位固定在大于等于0V且小于等于肖特基正向电压的正偏压，由此消除了对DC隔离电容器的需要，所述DC隔离电容器通常设置在外部电路与第一和第二输入/输出端P11和P12之间以及FET 18与地之间。因此，可以在宽频带上实现所希望的射频特性，而不会受到DC隔离电容器的频率特性的影响。此外，即使在流过诸如静电浪涌的高电压信号时也能够避免电路被击穿。上述-3V的非激励电压是一个例子。使用更高的电压(就其绝对值而言)，可以提高在高信号区域中的线性度和射频特性。

此外，尽管通常将射频开关电路2实施为半导体芯片上的集成电路，但是不必提供芯片电容器作为DC隔离电容器，由此可以减少半导体制造工艺中的步骤数量并减小半导体芯片面积。具体而言，FET18和地之间的DC隔离电容器常常是MIM电容器，在这样情况下，射频开关电路的抗ESD性依赖于MIM电容器的耐压性，并且非常低。通过消除MIM电容器的存在，可以将抗ESD水平提高大约10倍。

第三实施例

图3示出根据本发明第三实施例的射频开关电路3的结构。参考图3，射频开关电路3包括FET 11到18以及电阻器Rg11到Rg18和Rs11到Rs18。从图3可以看出，第三实施例的射频开关电路3是通过将作为传输电路部分的第一实施例的射频开关电路1与作为分流电路的第二实施例的射频开关电路2组合而获得的电路。省去了电阻器Rs10，因为电阻器Rs15用作共享电阻器。要理解的是在传输电路部分或分流电路部分中串联在一起的FET的数量。

考虑将0V的激励电压施加到控制端V11，并将-3V的非激励电压施加到控制端V12的情况。在这种情况下，传输电路部分中的每个FET(FET 11到14)具有其正向偏置的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)，因此是导通的，而分流电路部分中的每个FET(FET 15到18)具有其反向偏置的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)，因此是截止的。

考虑将-3V的非激励电压施加到控制端V11，将0V的激励电压施加到控制端V12的情况。在这种情况下，传输电路部分中的每一个FET截止，分流电路部分中的每一个FET导通。

当传输电路部分中的每一个FET导通时，分流电路部分中的每一个FET截止。因此，例如从连接至第一输入/输出端P11的天线输入的信号通过传输电路部分并被传输到连接至第二输入/输出端P12的接收机电路部分。于是，因为分流电路部分中的每一个FET是截止的，所以没有信号被传输到分流电路部分。反之，当传输电路部分中的每一个FET截止时，没有信号通过传输电路部分。即使从天线输入大信号且信号泄漏到截止的传输电路部分，泄漏信号也被释放到GND，而不是被传输到接收机电路部分，因为分流电路部分是导通的。

如上所述，对于根据本发明的第三实施例的射频开关电路3，通过适当地控制控制端V11和V12可以使通过将导通开关型SPST射频开关电路与截止开关型SPST射频开关电路组合而获得的电路用作射频接收机开关装置。

第四实施例

图4示出根据本发明第四实施例的射频开关电路4的结构。参考图4，射频开关电路4包括FET 11到18和21到28，以及电阻器Rg11到Rg18、Rg21到Rg28、Rs11到Rs18和Rs22到Rs28。从图4可以看出，通过利用两个并联在一起的第三实施例的射频开关电路3且第一输入/输出端P11作为其间的共享端而获得第四实施例的射频开关电路4。省去了电阻器Rs21，因为电阻器Rs11用作共享电阻器。

FET 11到14、电阻器Rg11到Rg14和Rs11到Rs14共同形成第一传输电路部分。FET 15到18、电阻器Rg15到Rg18和Rs15到Rs18共同形成第一分流电路部分。FET 21到24、电阻器Rg21到Rg24和Rs21到Rs24共同形成第二传输电路部分。FET 25到28以及电阻器Rg25到Rg28和Rs25到Rs28共同形成第二分流电路部分。

施加到控制端V11和V12的控制电压(负偏压以及大于等于0V且小于等于肖特基正向电压的正偏压)受到控制，使得射频开关电路3中的一个的传输电路部分和射频开关电路3中的另一个的分流电路部分都导通。

如上所述，对于根据本发明第四实施例的射频开关电路4，可以在宽频带上提高射频特性，并在大信号从其通过时实现所希望的失真特性且当小信号从其通过时实现功耗的减少。此外，即使在流过诸如静电浪涌的高电压信号时也能够避免电路被击穿。

第五实施例

图5示出根据本发明第五实施例的射频开关装置5的结构。参考图5，射频开关装置5包括射频开关电路51和负偏压产生电路52，该负偏压产生电路52包括集成在一起的逻辑电路53、升压电路54和正/负反相电路55。

图6为透视图，其示出射频开关装置5的封装内部的例子。如图6所示，射频开关装置5包括，以裸芯片形式封装在一起的通过集成射频开关电路51而获得的半导体芯片和通过集成负偏压产生电路52而获得的半导体芯片。

射频开关电路51采用第四实施例的射频开关电路4。负偏压产生电路52使用施加到外部控制端的外部控制电压以便控制施加到连接至射频开关电路51的传输电路部分和分流电路部分的控制端V11和V12的控制电压。控制端V11连接到第一传输电路部分和第二分流电路部分的FET的栅极。控制端V12连接到第二传输电路部分和第一分流电路部分的FET的栅极。

图7示出射频开关装置5实现的控制电压的转变。

例如，当施加3V作为电源电压并施加3V作为外部控制电压时，升压电路54导通，控制电压的截止控制电压处于图中所示的状态(1)。例如，当分别将0V的激励电压和-6V的非激励电压施加到控制端V11和V12时，第一传输电路部分和第二分流电路部分中的每个FET具有其正向偏置的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)，因此是导通的，而第二传输电路部分和第一分流电路部分中的每个FET具有其强反向偏置的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)，因此是截止的。

在这种状态下，从连接到第二输入/输出端P12的发射机电路部分输入的信号通过第一传输电路部分被传输到连接至第一输入/输出端P11的天线。由于第一分流电路中的FET是截止的，所以信号未被传输到第一分流电路部分。此外，第二传输电路部分截止，并且第二分流电路部分导通。因此，即使信号泄漏到第二传输电路部分，泄漏信号也被释放到GND，而不是被传输到接收机电路部分，因为第二分流电路部分是导通的。由于第一分流电路部分和第二传输电路部分的FET是强反向偏置的，所以可以实现所希望的具有期望线性度的失真特性。

反之，例如，在施加3V作为电源电压并施加0V作为外部控制电压的情况下，升压电路54截止，控制电压的截止控制电压处于图中所示的状态(2)。例如，在分别将-3V的非激励电压和0V的激励电压施加到控制端V11和V12的情况下，第一传输电路部分和第二分流电路部分中的每个FET具有其反向偏置的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)，因此是截止的，而第二传输电路部分和第一分流电路部分中的每个FET具有其正向偏置的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)，因此是导通的。

升压电路54具有的缺点是为了提高电压其电流消耗高达200μA。然而，当从其通过的信号是如在信号接收操作中的低信号时，不需要进行强反向偏置。因此，可以通过逻辑控制停止电路的升压功能，从而可以将其电流消耗降低到1μA或更低。

如上所述，对于根据本发明第五实施例的射频开关装置5，可以消除对DC隔离电容器的需要，在常规配置中是需要DC隔离电容器的。因此，可以在宽频带上实现所希望的射频特性，而不会受到DC隔离电容器的频率特性的影响。具体而言，可以实现稳定的隔离特性。

图8示出利用如上所述的射频开关装置5的发射机模块装置的典型结构。通过向射频开关装置5进一步增加使用耗尽型FET的功率放大器56、以及用于衰减发生在功率放大器56中的谐波失真的滤波器57来获得上述发射机模块装置。利用这种构造，可以在功率放大器56和射频开关装置5之间共享单个电源，二者均需要负偏压电源。因此，可以容易地实现小型的发射机模块装置。

第六实施例

图9示出根据本发明第六实施例的射频开关装置6的结构。参考图9，射频开关装置6包括射频开关电路61和负偏压产生电路52，该负偏压产生电路52包括集成在一起的逻辑电路53、升压电路54和正/负反相电路55。例如，第六实施例示出射频开关装置6是用于GSM/UMTS双模移动终端的SP4T射频开关。然而，可以将该实施例类似地应用于处理其他信号幅度的射频开关。

图10为透视图，其示出射频开关装置6的封装内部的例子。如图10所示，射频开关装置6包括，以裸芯片形式封装在一起的通过集成射频开关电路61而获得的半导体芯片和通过集成负偏压产生电路52而获得的半导体芯片。

射频开关电路61包括传输电路部分SWT1到SWT4和分流电路部分SWS1到SWS4。各自包括一对传输电路部分SWTx和分流电路部分SWSx(其中x为1到4)的四个电路彼此并联，并且这些电路中的每一个都是第三实施例的射频开关电路3。传输电路部分和分流电路部分的组数不限于四个。

传输电路部分SWT1到SWT4的输入连接到天线连接端ANT。第一输入/输出端P11连接到GSM(全球移动通信系统)发射机电路部分并接收高达35dBm的信号。第二输入/输出端P12连接到GSM接收机电路部分并输出高达10dBm的信号。第三和第四输入/输出端P13和P14连接到UMTS(通用移动通信系统)收发机电路并接收高达26dBm的信号。传输电路部分SWT1到SWT4和分流电路部分SWS1到SWS4分别受到控制端V11到V14和V21到V24的控制。

对于射频开关装置6，通过外部控制电压根据需要改变控制端V11到V14和V21到V24的截止控制电压的电压电平，如图11所示。因此，当在GSM传输操作中通过大信号时，通过强反向偏置每一个FET的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)，可靠地截止应当被截止的每一个FET，由此实现所希望的线性度和失真特性。在UMTS传输操作中，不通过与在GSM传输操作中所使用的信号同样大的信号，并且UMTS传输操作中的信号在信号电压幅度方面实际是GSM传输操作中的信号的大约1/3，并且可以相应地降低栅极电压电阻。因此，每一个FET的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)的反向偏压不必如在GSM传输操作中那样大。此外，当在GSM接收操作中通过小信号时，所通过的信号的电压幅度为1/10或更小。因此，应当被截止的每一个FET的栅极-源极(或栅极-漏极)电压Vgs(或Vgd)可以是能够使FET截止的可能的最低电压。因此，不需要启动升压电路54的升压功能，由此不会在升压电路54中发生功耗。通过其变化升压功能的电压的电平的数量不限于如图11所示的三个。

对于射频开关装置6，当图12所示的路径导通时，当装置根据施加到控制端V11到V14和V21到V24的控制电压工作时，可以减少传输电路部分中彼此串联在一起的FET的数量，由此降低传输电路部分的导通电阻，而增加分流电路部分中的FET的数量，由此降低分流FET部分中的截止电容，因此实现射频开关装置的插入损耗的降低。

如上所述，对于根据本发明第六实施例的射频开关装置6，可以根据将从其通过的信号的幅度，通过利用逻辑电路的控制实现自由端口射频开关装置，而不会改变FET结构。

图13A和13B示出截面透视图，各自示出作为射频开关装置6的例子的开关模块的封装内部，在该开关模块中，在多层衬底中设置射频滤波器。

图13A所示的在多层衬底中设置射频滤波器的常规开关模块包括多层衬底中的接地的DC隔离电容器，以便克服由于使用MIM电容器而导致的低抗ESD性的问题，如以上参考常规射频开关电路(图14)所述。因此，由于在多层衬底中包括DC隔离电容器，而使常规开关模块具有增大的衬底厚度和增大的物理体积。

相反，使用了本发明的射频开关装置6和多层衬底的图13B所示的开关模块不需要设置在多层衬底中的DC隔离电容器。因此，可以实现高度降低的封装。

尽管已经对本发明进行了详细说明，但是从各方面来讲以上说明都是示例性的而非限制性的。因该理解的是，在不背离本发明的范围的情况下，可以想到很多其他的修改和变化。

Claims (36)

1、一种用于控制射频信号流动的射频开关电路，包括：

至少一个彼此串联在一起且插入在用于输入/输出所述射频信号的两个输入/输出端之间的晶体管；

用于使所述至少一个晶体管的源极和漏极经由预定电阻值接地的多个电阻器；以及

用于将控制电压经由预定电阻值施加到所述至少一个晶体管的栅极的多个栅极电阻器，

其中施加负偏压或者大于等于0V且小于等于肖特基正向电压的正偏压作为所述控制电压以导通/截止所述射频信号的流动。

2、一种用于控制射频信号流动的射频开关电路，包括：

至少一个彼此串联在一起且插入在用于输入/输出所述射频信号的输入/输出端和接地端之间的晶体管；

用于使所述至少一个晶体管的源极和漏极经由预定电阻值接地的多个电阻器；以及

用于将控制电压经由预定电阻值施加到所述至少一个晶体管的栅极的多个栅极电阻器，

其中施加负偏压或者大于等于0V且小于等于肖特基正向电压的正偏压作为所述控制电压以导通/截止所述射频信号的流动。

3、一种用于控制射频信号流动的射频开关电路，包括：

多个传输晶体管，所述传输晶体管中的至少一个串联在一起且插入在用于输入/输出所述射频信号的公共输入/输出端和第一到第n个输入/输出端中的每一个之间；

多个分流晶体管，所述分流晶体管中的至少一个串联在一起且插入在所述第一到第n个输入/输出端中的每一个和接地端之间；

用于使所述传输晶体管和所述分流晶体管的源极和漏极经由预定电阻值接地的多个电阻器；以及

用于将多个不同的控制电压经由预定电阻值施加到所述传输晶体管和所述分流晶体管的栅极的多个栅极电阻器，

其中施加负偏压或者大于等于0V且小于等于肖特基正向电压的正偏压作为所述多个不同的控制电压以导通/截止所述射频信号的流动。

4、一种射频开关装置，包括：

根据权利要求1所述的射频开关电路；以及

负偏压产生电路，用于产生所述负偏压，还具有提高从外部施加的基准电压的电平的功能。

5、一种射频开关装置，包括：

根据权利要求2所述的射频开关电路；以及

负偏压产生电路，用于产生所述负偏压，还具有提高从外部施加的基准电压的电平的功能。

6、一种射频开关装置，包括：

根据权利要求3所述的射频开关电路；以及

负偏压产生电路，用于产生所述负偏压，还具有提高从外部施加的基准电压的电平的功能。

7、根据权利要求4所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径启用/停用所述电压电平升高功能。

8、根据权利要求5所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径启用/停用所述电压电平升高功能。

9、根据权利要求6所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径启用/停用所述电压电平升高功能。

10、根据权利要求4所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径选择所述基准电压被升高到的电平。

11、根据权利要求5所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径选择所述基准电压被升高到的电平。

12、根据权利要求6所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径选择所述基准电压被升高到的电平。

13、根据权利要求4所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径选择将被施加到每个晶体管的栅极的所述控制电压被升高到的电平。

14、根据权利要求5所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径选择将被施加到每个晶体管的栅极的所述控制电压被升高到的电平。

15、根据权利要求6所述的射频开关装置，其中可以基于其连接状态为DC电路状态的路径选择将被施加到每个晶体管的栅极的所述控制电压被升高到的电平。

16、根据权利要求4所述的射频开关装置，其中所述射频开关装置集成在半导体衬底上。

17、根据权利要求5所述的射频开关装置，其中所述射频开关装置集成在半导体衬底上。

18、根据权利要求6所述的射频开关装置，其中所述射频开关装置集成在半导体衬底上。

19、根据权利要求16所述的射频开关装置，其中所述晶体管为金属-半导体场效应晶体管。

20、根据权利要求17所述的射频开关装置，其中所述晶体管为金属-半导体场效应晶体管。

21、根据权利要求18所述的射频开关装置，其中所述晶体管为金属-半导体场效应晶体管。

22、根据权利要求16所述的射频开关装置，其中所述晶体管为金属-绝缘体-半导体场效应晶体管。

23、根据权利要求17所述的射频开关装置，其中所述晶体管为金属-绝缘体-半导体场效应晶体管。

24、根据权利要求18所述的射频开关装置，其中所述晶体管为金属-绝缘体-半导体场效应晶体管。

25、根据权利要求4所述的射频开关装置，其中将半导体芯片和所述负偏压产生电路设置在同一封装中，在所述半导体芯片中形成所述晶体管。

26、根据权利要求5所述的射频开关装置，其中将半导体芯片和所述负偏压产生电路设置在同一封装中，在所述半导体芯片中形成所述晶体管。

27、根据权利要求6所述的射频开关装置，其中将半导体芯片和所述负偏压产生电路设置在同一封装中，在所述半导体芯片中形成所述晶体管。

28、根据权利要求4所述的射频开关装置，其中将半导体芯片和所述负偏压产生电路形成在同一半导体衬底上，在所述半导体芯片中形成所述晶体管。

29、根据权利要求5所述的射频开关装置，其中将半导体芯片和所述负偏压产生电路形成在同一半导体衬底上，在所述半导体芯片中形成所述晶体管。

30、根据权利要求6所述的射频开关装置，其中将半导体芯片和所述负偏压产生电路形成在同一半导体衬底上，在所述半导体芯片中形成所述晶体管。

31、根据权利要求4所述的射频开关装置，其中所述射频开关装置安装在多层衬底上。

32、根据权利要求5所述的射频开关装置，其中所述射频开关装置安装在多层衬底上。

33、根据权利要求6所述的射频开关装置，  其中所述射频开关装置安装在多层衬底上。

34、一种发射机模块装置，包括：

根据权利要求4所述的射频开关装置；以及

功率放大器，必须要向所述功率放大器施加所述负偏压。

35、一种发射机模块装置，包括：

根据权利要求5所述的射频开关装置；以及

功率放大器，必须要向所述功率放大器施加所述负偏压。

36、一种发射机模块装置，包括：

根据权利要求6所述的射频开关装置；以及

功率放大器，必须要向所述功率放大器施加所述负偏压。

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