CN101105976B - 从非易失性存储器读取数据的方法及装置 - Google Patents
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Abstract
本发明提供存储器，其包括多个电连接且共同分享字线的邻近存储单元中的第一和第二目标存储单元。此两个目标存储单元在沿着电连接的字线上彼此分离至少一个额外的存储单元，且这些目标存储单元的第一电流路径端在沿着此字线上与这些目标存储单元的第二电流路径端电性分组。此两个目标存储单元可以通过以下步骤进行读取操作：连接此两个目标存储单元的第一电流路径端至地，预充此两个目标存储单元的第二电流路径端至其各自的预充状态，以及当第一及第二感测节点都在其各自的预充状态时，开始感测操作以大致同时读取所述第一及所述第二目标存储单元。
Description
技术领域
本发明涉及可编程存储阵列，更具体的说，涉及在此阵列中读取存储单元的系统及其方法。
背景技术
存储器元件在业界被公知用来储存数据于许多不同的电子元件与应用之中。典型的存储元件包括许多的存储单元。通常，单元们被安排成阵列格式，其中，在阵列中的每一列单元对应于字线，而在阵列中的每一行单元对应于位线，其中每一个单元通常代表一个位的信息，例如一个零(“0”)位或是一个一(“1”)位。举例而言，一个存储单元可以依照储存于其浮动栅极中的电荷数目被定义为一个被编程位或是一个被擦除位。根据被选定的常规，一个被擦除位可以被表示为逻辑“1”，而一个被编程位可以被表示为逻辑“0”，或是反之亦可。在一种类型的存储单元中，每一个单元储存两位，一个“左方位”以及一个“右方位”。此“左方位”可以被表示为逻辑“0”或逻辑“1”，而此“右方位”则也可以被表示为逻辑“0”或逻辑“1”。
通常，存储单元的状态根据将此存储单元的字线连接到特定电压时所感测到的读取电流来决定。举例而言，利用漏极端感测存储单元的电流，此存储单元的漏极端连接至感测电路，源极端连接至地，而作为字线的栅极端连接到特定的读取电压。此感测电路尝试检测此存储单元产生的电流，并将此电流与参考电流做比较。假如此感测电流超过此参考电流，则此存储单元被认定为在其擦除状态。假如此感测电流低于此参考电流，则此存储单元被认定为在其编程状态。
通常会希望此存储单元的感测电流可以高于或低于此参考电流在“读取边界”之上。在此“读取边界”被定义为目标存储单元的读取电流与参考存储单元的读取电流之间绝对值的差异。具有足够的“读取边界”，对于外来因素，例如噪声，所造成的影响，在检测此存储单元电流时可以被显著地减少。
在某些存储电路中，“读取边界”会因为流至被读取单元相邻单元的漏电流而被降低。请参阅图1A、图1B和图2，显示此种现象。图1A描绘对应于存储元件一部分的已知存储电路100。在电路100中，位线116和121通过通常被称为Y通道166a和166b的选择电路而连接，使得其可以感测由目标存储单元105而得到的存储单元电流110。此安排方式可以运用在当牵涉到此目标存储单元105的读取操作将被执行时。Y通道166a和166b可以分别建立至位线116和121的连接，且可以被简化为如图1B中的Y通道166。图1B描绘一个简化的“Y-解码器”或是“Y-通道选择”，其可简称为Y通道166如图中所示。在图1B中，Y通道166提供介于节点117和118之间通过电阻169、晶体管167、电阻168和晶体管164的连接，当两个晶体管167和164皆导通时，如通过提供导通信号至其个别晶体管167和164的栅极时。电阻168和169则表示因为整体金属位线以及扩散位线所造成的电阻值。
请继续参阅图1A，位线121被设置为漏极位线(在第1图中标示为D)通过Y通道166b来连接节点123与感测电路160。而位线116被设置为源极位线(在第1图中标示为S)通过Y通道166a来连接节点117与地165。位线141和151为浮接的，或许可以经过相邻存储单元而具有与图案相关的接地路径。而字线125(在第1图中标示为WL)连接至存储单元105的栅极端，且用来启动存储单元105。当存储单元105被启动，由存储单元105所产生的电流110数量可以指示存储单元105是在编程或是擦除状态。在此图示中，当存储单元被编程时，一个如小于10微安(μA)的低电流从存储单元105中产生。相反地，当存储单元被擦除时，一个如大于20微安(μA)的高电流自存储单元105中产生。
在存储电路100中，此感测电路160尝试经过存储单元105查明存储单元电流110以检测电流130。然而，当此存储单元105为编程单元时，若是其邻近单元155及其邻近单元155与地之间的所有邻近单元皆为擦除状态时，自节点123至节点143之间的一个侧向漏电流135或许会产生。另一个漏电流135的潜在来源是当对位于第1图中存储单元155右方的某些单元进行充电时或许会存在的短暂电流。在此情况下，感测电路160所检测到的电流130是存储单元电流110和漏电流135的总合，会造成电流130的升高以及降低存储单元在读取存储单元105为编程单元时的读取操作的“读取边界”。降低此读取操作的“读取边界”会减少此读取操作的可靠性。
请参阅图2，描绘对应于存储元件一部分的另一已知存储电路200。类似于图1中的存储电路100，存储单元205中的位线221被设置为漏极位线(在图2中标示为D)通过Y通道266b来连接节点223与感测电路260，而位线216被设置为源极位线(在图2中标示为S)通过Y通道266a来连接节点217与地265，所以存储单元205可以产生感测存储单元电流210。而字线225(在图2中标示为WL)连接至存储单元205的栅极端，且用来启动存储单元205。当存储单元205被开启，由存储单元205所产生的电流210数量可以指示存储单元205是在编程或是擦除状态。
在存储电路200中，邻近单元255的位线241被设置为“预充”位线(在图2中标示为P)，可通过Y通道266c来连接节点243至预充电路280。Y通道266a、266b和266c可以利用图1B中所示以及先前所描述过的Y通道166。
连接至位线241的节点243可以提供预充电压，在目标存储单元205是被编程单元而邻近存储单元255为擦除或是过度擦除单元时，可以产生减少从节点223到243漏电流的效果。举例而言，预充电路280尝试提供节点243一个相当于由感测电路260提供给节点223的电压电平。然而在现实中，节点243和节点223两者之间的电压或许会十分不同，即使是在预充电路280和感测电路260为类似设计的情况下。举例而言，节点243和节点223两者之间的电压差或许会高达50毫伏特(mV)。此外，因为节点243和节点223两者之间的电压差大部分分别由预充电路280和感测电路260所产生的电流数量级的差异而造成，特别是在存储单元205是被擦除单元而邻近存储单元255为擦除或是过度擦除单元且存储单元270是被编程单元时，因此存储电路200中节点243和节点223两者之间的电压差很难被控制且/或被补偿。
因为由存储单元205所产生的电流210大小与存储单元205是否为编程或是擦除单元相关，因此存储电路200无法有效地控制且补偿由预充电路280和感测电路260所产生的巨大电流差异，而导致在节点243和节点223两者之间的大电压差。其结果是在存储单元205是被擦除单元而邻近存储单元255为擦除或是过度擦除单元且存储单元270是被编程单元时，漏电流235会在从节点223到243之间通过存储单元255产生。其原因是，当存储单元205为被擦除单元时，存储单元210会对节点223减少电压供应。结果会在节点223到243之间产生电压差而导致漏电流235会在从节点223到243之间通过存储单元255产生。在此情况下，感应电路260会感应一个与存储单元电流210和漏电流235差距相对应的电流230，在存储单元205为被擦除单元时有效地减少电流230，进而减少在读取操作时的“读取边界”。
在美国专利第6,731,542号中，在此加入为参考，通过将感应电路不但连接至目标单元的漏极，且也连接到第一邻近单元的漏极，尝试来解决此问题。类似地，将预充电路同时连接至第一邻近单元之后的第二邻近单元漏极，以及连接到第二邻近单元之后的第三邻近单元漏极。在另一个实施例中，感应电路不但连接至目标单元的漏极，且也连接到目标单元两侧的第一邻近单元漏极；且将预充电路同时连接至下三个邻近单元的漏极。而在美国专利第6,771,543号中，在此也加入为参考，另一种减少漏电流的方法被提出来，其是将与预充电路连接的节点和以与感测电路连接的节点分隔一个以上的浮动栅极。
以上提出许多通过减少漏电流而改善读取边界的技术，然而它们需要付出在每一感应操作时必须事先对额外的漏极(D)和预充位线(P)进行充电所增加电流的代价。因此，仍需一种能够有效地降低电流产生又能同时获得减少漏电流好处的方法。
发明内容
上述所有的变化均指向目标单元的感测，将此单元连接至包括一个或多个邻近位线的第一组中的第一漏极位线。大部分的电流会用于预充第一组邻近位线中的漏极位线，而不是预充实际与目标单元相连的漏极位线，会在这些位线的电压完成减少漏电流的作用后消失。类似地，大部分的电流会用于预充第二组邻近位线中的漏极位线，而不是预充实际与目标单元相连的漏极位线，也会在这些位线的电压完成减少漏电流的作用后消失。本案发明人了解到对第一组位线预充的步骤几乎和对第二组位线预充的步骤相同，仅是对此两组位线的角色互换，在第二组位线之外的第二目标单元，可以在感测第一目标单元时同时被感测。通过此对称结构所获得的优点，可以利用先前技艺中仅读感测一个目标单元相同的充电电流大小，来同时感测两个目标单元。如此可以较现有技术在具有相同感测放大器数目的存储阵列中，仅需要一半的预充位线[P]进行充电所增加电流。
粗略地描述，本发明提供存储器包括多个电连接且共同分享字线的邻近存储单元中的第一和第二目标存储单元。此两个目标存储单元在沿着电连接的字线上彼此分离至少额外的存储单元，且这些目标存储单元的第一电流路径端在沿着此字线上与这些目标存储单元的第二电流路径端电性分组。此二个目标存储单元可以通过以下步骤进行读取操作：连接此二个目标存储单元的第一电流路径端至地，预充此二个目标存储单元的第二电流路径端至其各自的预充状态，以及当第一及第二感测节点皆在其各自的预充状态时，开始感测操作以大致同时读取该第一及该第二目标存储单元。
在一个实施例中，粗略地描述，本发明提供存储器包括多个电连接且共同分享字线的邻近存储单元中的存储器。此多个存储单元包括第一单元和最后单元。每一个单元与其相邻单元分享位线。此第一单元和最后单元更分别连接至并没有和其它单元分享之第一和最后位线。所述位线包括第一组的至少相邻位线，以及不在该第一组内之最后组的至少相邻位线，此第一组邻接此第一位线，且此最后组邻接此最后位线。此第一组内与此第一单元所分享的此位线可以被称为第一公用位线，且此最后组内与此最后单元所分享的此位线可以被称为最后公用位线。在此安排下，对此第一公用位线及此最后公用位线皆预充至其各自预充状态，以及当此第一公用位线及此最后公用位线皆在其各自的预充状态时，开始感测操作以大致同时读取此第一及此最后单元。
本发明的这些和其它目的，特征，和实施例，会在下列实施方式的部分中被描述。
附图说明
图1A是描述公知存储电路安排的电路示意图；
图1B是描述被称为Y通道的简化的Y-解码器或Y通道选择的示意图；
图2是描述另一公知存储电路安排的电路示意图；
图3、5和6是描述根据本发明不同实施例的存储电路安排的电路示意图；
图4是描述如图3的预充/感测电路操作的时序示意图。
具体实施方式
以下结合附图来详细说明本发明。必须注意的是，本发明实施例的叙述并非用以限制本发明于所揭露的特定实施例与方法中，且本发明可利用其它特征、元素、方法与实施例而实施。此外，某些细节部分并未详细加以描述以避免妨碍本发明的叙述。
必须注意的是，本发明的图示仅是一些实施例的例示非用以限制本发明。为了简洁起见，在其它所描述的替代实施例中，并没有完全显示于图示之中。
图3是描述一个根据本发明实施例的存储电路300安排的电路示意图，其中两个单元305和306同时被读取。此实施例适用于具有储存两个位的能力，如一个“左方位”以及一个“右方位”，的存储单元，通常是搭配氮化硅电荷储存层应用。然而，本发明亦可以适用于其它型态的存储单元，如虚拟接地阵列中的单一位阶单元。图3中的Y通道366a至366h可以利用图1B中所示以及先前所描述过的Y通道166。
存储电路安排300显示存储元件的一部分其包括电连接至邻近的存储单元305、355、356、370、373、372和306皆分享通用字线325(在图3中标示为WL)。每一单元皆包括其各自的浮动栅极晶体管，具有栅极端连接至此分享字线，以及第一和第二源极和漏极端。此浮动栅极单元可以是，例如，可程式可擦除只读存储器(EPROM)通道氧化单元，或是氮化捕捉单元型态的硅氧氮氧硅(SONOS)。因为源极和漏极端可以在任何时间被设置为虚拟接地阵列中的源极或漏极，它们可以在此被称为第一和第二“电流路径端”。此外，根据它们在图示中的位置，也可以被称为“左方”和“右方”电流路径端。从图中可知，除了图示中最左和最右的单元之外，每一个单元的右方电流路径端会连接到其右边相邻单元的左方晶体管。然而，必须明了的是，实际集成电路中的单元排列，并不见得一定是如图中由左自右的安排一样。因此，此左方和右方电流路径端，仅应视为其命名罢了，而并不是实际的位置。在此重要的是其在单元间如何连接，而不是其在集成电路中实际的方向。
此外，图中所示的邻近单元并不需要在集成电路中实际上为相邻单元才能达到本发明的特征。再次强调，重要的是其电性连接关。因此，与电流路径端相连的单元在某些时候被称为“电性”相邻。
最后，可以如图3中所示，两个单元连接在一起的节点也会连接至其各自的位线。为了简便起见，两条位线会被称为相邻的位线，假如它们各自连接到单一单元中的两个不同的电流路径端。再次强调。相邻的位线并不需要为集成电路中实际相邻的位线。
在图3中描述的特定实施例中，存储电路安排300显示当与存储单元305中左方位382与存储单元306中右方位383相关的读取操作的例示安排。虽然为了方便描述起见并不赘述，但是类似的存储电路安排(未示出)也可以被应用于在与存储单元305中右方位384及/或与存储单元306中左方位385相关的读取操作中。在目前的讨论中，读取操作相关的存储单元305和306，可以在某些时候称为第一和第二(或是左方和右方)“目标单元”。
在存储电路安排300中，存储单元305和306中的位线316和315分别被设置为源极位线(在图3中标示为S)，分别通过Y通道366a和366h来连接节点317与地365以及节点314与地365。存储单元305中的位线321被设置为漏极位线(在图3中标示为D)，通过Y通道366b来连接节点323与节点320，而存储单元306中的位线322也被设置为漏极位线，通过Y通道366g来连接节点324与节点319。而字线325连接至存储单元305和306以及其间所有单元的栅极端，用来在读取操作时开启这些存储单元。当存储单元305被开启时，由存储单元305所产生的电流数量可以指示存储单元305的左方位382是在编程或是擦除状态。类似地，当存储单元306被开启时，由存储单元306所产生的电流数量可以指示存储单元306的右方位383是在编程或是擦除状态。
存储单元355电连接至相邻单元305，且与存储单元305于节点323分享位线321。类似地，存储单元356电连接至相邻单元355，且与存储单元355于节点333分享位线331。存储单元355的位线331以及存储单元356的位线341设置为漏极位线。更进一步，在存储电路安排300中，位线331中的节点333通过Y通道366c来连接节点320，且位线341中的节点343通过Y通道366d来连接节点320。因此位线321、331和341分别通过Y通道366b、366c和366d来共同连接节点320。连接这些位线至共同节点320可以减少会妨碍存储单元305左方位382真实逻辑状态的漏电流产生。
类似地，存储单元372电连接至相邻单元306，且与存储单元306于节点324分享位线322。类似地，存储单元373电连接至相邻单元372，且与存储单元372于节点334分享位线332。存储单元372的位线332以及存储单元373的位线342设置为漏极位线。更进一步，在存储电路安排300中，位线332中的节点334通过Y通道366f来连接节点319，且位线342中的节点344通过Y通道366e来连接节点319。因此位线322、332和342分别通过Y通道366g、366f和366e来共同连接节点319。连接这些位线至共同节点319可以减少会妨碍存储单元306右方位383真实逻辑状态的漏电流产生。
节点320连接至预充/感测单元390a，其可交错地作为预充单元或是感测单元。图3中的实施例包括预充电路391a以及感测电路392a。此感测电路392a可以是传统的感测电路，因为大部分的感测电路皆可以适用于本发明的实施例中。本发明的实施例的一个范例感测电路可以为Pathak等人论文”A 1.8V 64Mb 100MHz flexable readwhile write flash memory[in CMOS]”，出版于Solid State CircuitConference 2001，Digest of Technical Papers，ISSCC 2001，第32-33以及424页，的第2、3、4图中所示的感测电路，在此也加入为参考数据。本发明的实施例的另一个范例感测电路可以为在美国专利第6,707,740号中实施例图4所公开的感测电路，在此也加入为参考。
在预充电路391a中，节点320连接到N沟道晶体管393a的源极。节点320通过反向放大器394a也连接到晶体管393a的栅极。此反向放大器394a由信号SAEB所控制。此晶体管393a的漏极通过上拉电阻395a连接至VDD。此晶体管393a的漏极也连接至P沟道晶体管396a的漏极，其源极则连接至VDD。此晶体管396a的栅极则接收低主动信号PREB。此晶体管393a的漏极也连接至此感测电路392a的输入。此感测电路392a的另一输入则连接至感测参考信号397，其由类似于预充电路391a的电路所产生。
此感测电路392a由感测使能信号398所启动。此信号如图3中所示，仅可被理解为一个标号因为其真实的结构必须取决于构成感测电路392a的实际电路型态。举例而言，在某些实施例中，感测使能信号398或许由两个或更多的子信号所组成，或许时钟上互相关联以正确地产生感测操作效果。
节点319连接到另一预充/感测单元390b，其应该与预充/感测单元390a越相似越好。图3中的实施例包括预充电路391b以及感测电路392b。感测电路392b也应该与感测电路392a越相似越好。在预充电路391b中，节点319连接到N沟道晶体管393b的源极。节点319通过反向放大器394b也连接到晶体管393b的栅极。此反向放大器394b由信号SAEB所控制。此晶体管393b的漏极通过上拉电阻395b连接至VDD。此晶体管393b的漏极也连接至P沟道晶体管396b的漏极，其源极则连接至VDD。此晶体管396b的栅极则接收低主动信号PREB。此晶体管393b的漏极也连接至此感测电路392b的输入。此感测电路392b的另一输入则连接至感测参考信号397。此感测电路392b由感测使能信号398所启动。
图4为预充/感测单元390a和390b的操作时钟示意图。图4中的信号由图3中的时钟与控制单元399所产生。
最初，读取操作由CEB信号410到低准位或是位址转换所触发。在图4的第一时间区间1之后，ATD信号412在图4的第二时间区间2变成主动。此ATD信号会导致金属位线和阵列漏极端电压被放电至地。在第三时间区间3的开始，SEAB信号414变成低准位以启动在反向放大器394a和394b的回授。在同一时间，PREB被启动，导致晶体管393a和393b的漏极至接近VDD的电压。这会对所有的位线321、331、341、322、332和342进行预充电。当节点319或320的电压达到目标值时，如1伏特，其各自的放大器394a或394b会回授至其输入，所以通过其各自晶体管393a或393b的电流相同，除了漏电流之外，与其各自目标单元305或306的单元电流一样。
之后，在图4的第四时间区间4开始时，PREB被关闭，预充电被终止。在此第四时间区间4内，晶体管393a或393b的漏极仅分别透过晶体管395a或395b连接至VDD。同时，在第四时间区间4开始时，感测电路392a和392b被启动。在感测之后，在第五时间区间5开始时，此左方和右方输出信号SAL和SAR为有效的，可由图4中的OUTEN信号使能给电路中的下一级。在此时，SAL是表示存储单元305的左方位382是在编程或是擦除状态的逻辑状态，而SAR是表示存储单元306的右方位383是在编程或是擦除状态的逻辑状态。
虽然在图4的时钟示意图中，此感测使能信号418启动时，预充使能信号416会被关闭，熟悉此技艺者应该能轻易明了，在其它的实施例中，感测使能信号418启动前或许会有些许的延迟(如绕线延迟)。而在此延迟时间中，此预充至其它位线的电压会被这些位线的电容暂时保存，但是若在延迟太久之后开始充电的话，此预充电压将改变。因此预充使能信号416关闭之后或是感测使能信号418启动之前的任何延迟，应该被保持越短越好。
此外，在图3的实施例中，感测电路392a和392b的感测操作可以同时被初始化。这点是十分重要的，因为在感测目标单元时，如单元305，会改变位线321、331和341的电压，导致它们会远离其预充电压。假如在开始感测此目标单元和开始感测另一目标单元之间的延迟时间过久的话，当另一目标单元开始被感测时，则邻近此先被感测目标单元的位线，不再会在其预充电压上，如此会使得预充邻近此先被感测目标单元的位线的好处降低。特别是，许多读取错误或许会在读取另一目标单元时发生。
在图3的实施例中，可通过使用共同信号线398来使得开始感测电路392a和392b的感测操作时间越接近越好。在实际操作上，因为共同信号线398的传递延迟使得同时开始感测操作是不可能的。这种传递延迟可以通过强力驱动共同信号线398来控制在可接受的范围内。在另一实施例中，不同的信号线被用来开始感测电路392a和392b的感测操作。在任一情况下，使得两个感测操作的开始“大致”同时是十分重要的。即，第二目标单元开始被感测的时间必须很接近第一目标单元开始被感测的时间，使得当第二目标单元开始被感测时，邻近先被感测目标单元的位线，仍会足够接近其预充电压上，以在读取第二目标单元时的错误程度维持可接受的范围内。
如之前提过的，此两个邻近存储单元355和356的两个额外的“漏极”位线(331和341)的连接被设置为电邻近第一目标存储单元305，当此第一目标存储单元内的位为擦除位，且此位相关的邻近存储单元355和356的位也是擦除位时，可减少错误边界的损失。相对而言，预充为其它邻近存储单元370、372和373设置的其它许多位线322、332和342，当此第一目标存储单元305内的位为编程位，且此位相关的邻近存储单元355和356的位是擦除位时，也可以减少错误边界的损失。
同样的情况对读取第二目标存储单元306而言也是成立的。特别是，此两个邻近存储单元372和373的两个额外的“漏极”位线(332和342)的连接被设置为电邻近第二目标存储单元306，当此第二目标存储单元内的位为擦除位，且此位相关的邻近存储单元372和373的位也是擦除位时，可减少错误边界的损失。相对而言，预充为其它邻近存储单元355、356和370设置的其它许多位线321、331和341，当此第二目标存储单元306内的位为编程位，且此位相关的邻近存储单元372和373的位是擦除位时，也可以减少错误边界的损失。
图5为将图3中的存储阵列的一部分加以放大的图示。如图5中所示，所有的晶体管305、355、356、370、373、372和306分享共同字线325。沿着此字线，第一目标单元305和第二目标单元306可以被称为一组邻近存储单元内的第一和最后单元，而位线316和位线315可以被称为一组邻近位线内的第一和最后位线。此组邻近位线亦包括第一组510的三个邻近位线321、331和341，和最后组512的三个邻近位线322、332和342。此两组位线互相分离的，此第一组510邻近第一位线316而此最后组512邻近最后位线315。可以注意到，第一单元305和第一组位线510分享共同位线321，而此第二单元306和最后组位线512分享共同位线322。
图5中所示的位线分组是非常有用的，因为其显示了本发明的应用的某些变异实施例。特别是，可以由图5发现，第一组510和最后组512位线皆包括三条位线，而两组互相邻近。在其它的实施例中，每两组的位线可包括1、2或更多条相邻位线，且此两组的位线可以由在预充或是感测时仍保持浮接的0、1或更多条中间位线分隔。第一组510和最后组512内所包括位线数目取决于正确性、能量预算、和存取速度的因素，因为在此组别中包括较多单元可以改善正确性，但是却会增加电能消耗及/或降低存取速度。
而且第一组510和最后组512内所包括位线数目并不是需要相等的，虽然不相等数目的存储单元会产生左/右方位感测的不同读取边界的缺点。同时，每一组510和512中所有的位线最好是连接到其各自的预充/感测单元390a和390b，双重存储单元感测仍可在每一组中的一条或多条位线保持未连接的情况下进行。举例而言，位线331和332在某些实施例中可以保持未连接并不会影响到同时读取存储单元305和306。然而，此种安排或许不会如将每一组中所有位线连接在一起的情况下减少那么多的漏电流。
图6显示了本发明在单元及位线分组上的特定变化情况。在图6的实施例中，所有的晶体管505、605、670、671、606和506分享公用字线625。单元605和606为第一和第二目标单元，而位线616和615为一组邻近位线内的第一和最后位线。在此实施例中，第一组位线610仅包括位线621，且最后组位线612仅包括位线622。此外，在此实施例中，更包括与第一组位线610和最后组位线612相邻但不同的中间组位线611，其在预充及感测操作时为浮接的。在图6的实施例中，中间组位线611仅包括位线623，但是在其它的实施例中，可以包括多于一条的位线。通过将此两组位线分隔一个或以上的浮接位线，在目标单元605和606两者之一为编程状态时，无意间在两节点320和319之间所造成的预充电压不匹配所导致的漏电流可以被减少。相对而言，假如两个预充电压确实匹配的话，一个大数目的浮接节点介于第一组位线610和最后组位线612，则会在目标单元605和606两者之一为编程状态时，降低了减少漏电流的好处。
必须明了的是，本发明实施例并不一定需要在图5中的组别510和512或是图6中的组别610、611和612任一的中牵涉到超过一个单元。在这些组别的一个或多个的中包括超过一个单元，或许可以改善性能，但这不是达到本发明欲同时读取两个目标单元所必须的。因此，本发明的一个目的为提供存储阵列包括多个电连接且共同分享字线的邻近存储单元中的第一和第二目标存储单元如605和606。此两个目标存储单元在沿着电连接的字线上彼此分离至少额外的存储单元，如图6中的单元对670和671。这些目标存储单元的第一电流路径端(端连接至位线616和615)在沿着此字线上与这些目标存储单元的第二电流路径端(端连接至位线621和622)电性分组。此二个目标存储单元可以通过以下步骤进行读取操作：连接此二个目标存储单元的第一电流路径端至地，预充此二个目标存储单元的第二电流路径端至其各自的预充状态，以及当第一及第二感测节点皆在其各自的预充状态时，开始感测操作以大致同时读取该第一及该第二目标存储单元。
可以明了的是，许多其它的分组方式也可以被用来描述本发明的这些实施例。
本发明也可以实施为一种方法或是操作本方法的一种元件。
本发明的特定实施例已经在上面被描述，可以了解的是，该被描述的实施例仅只是用于说明的范例而已。因此，本发明应该不被限制于所描述的实施例。当然，在此所描述的本发明的范围，只能根据所附权利要求书和以上的描述以及附图来限制。
Claims (13)
1.一种读取在存储阵列中共同分享字线的多个电相邻存储单元的方法，所述多个存储单元包括第一单元和最后单元，每一个单元与其相邻单元分享位线，所述第一单元和所述最后单元更分别连接至并没有和其它单元分享的第一位线和最后位线，
所述位线包括第一组的至少一个相邻位线，以及不在所述第一组内的最后组的至少一个相邻位线，所述第一组邻接所述第一位线，且所述最后组邻接所述最后位线，
所述第一组内与所述第一单元所分享的所述位线为第一公用位线，且所述最后组内与所述最后单元所分享的所述位线为最后公用位线，
所述方法包括下列步骤：
对所述第一公用位线及所述最后公用位线预充至其各自预充状态；以及
当所述第一公用位线及所述最后公用位线分别在其各自的预充状态，开始感测操作以大致同时读取所述第一及所述最后单元，
其中由所述多个存储单元所分享的所述位线还包括中间组的至少一个位线，所述中间组与所述第一组与所述最后组不同，但与其相邻，以及
还包括在预充及开始感测操作的步骤时，浮接所述中间组内的所有所述位线的步骤。
2.如权利要求1所述的方法，其中对所述第一公用位线及所述最后公用位线分别预充至其各自的预充状态的步骤包括将所述第一组内及所述最后组内的所有所述位线预充至其各自的预充状态的步骤。
3.如权利要求2所述的方法，其中将所述第一组内及所述最后组内的所有所述位线预充至其各自的预充状态的步骤包括下列步骤：
将所述第一组内的所有所述位线预充至其各自的预充状态至第一预充电压；以及
将所述最后组内的所有所述位线预充至其各自的预充状态至第二预充电压。
4.如权利要求1所述的方法，其中对所述第一公用位线及所述最后公用位线预充至其各自预充状态的步骤包括下列步骤：
将所述第一公用位线预充至第一预充电压；以及
将所述最后公用位线预充至第二预充电压。
5.如权利要求1所述的方法，更包括连接所述第一组内的所有所述位线至第一公用节点以及连接所述最后组内的所有所述位线至第二公用节点的步骤，
其中对所述第一公用位线及所述最后公用位线预充至其各自预充状态的步骤包括连接所述第一公用节点至第一预充源以及连接所述第二公用节点至第二预充源的步骤，以及
其中开始感测操作以大致同时读取所述第一及所述最后单元的步骤包括以下步骤：
切断所述第一公用节点至所述第一预充源的连接，并连接其至第一感测放大器；以及
切断所述第二公用节点至所述第二预充源的连接，并连接其至第二感测放大器。
6.如权利要求1所述的方法，还包括在所述预充步骤之前，进行将所述第一组内及所述最后组内的所有所述位线放电的步骤。
7.一种存储系统，包括：
在存储阵列中的多个电连接的相邻存储单元，都共同分享字线，所述多个存储单元包括第一单元和最后单元，每一个单元与其相邻单元分享位线，所述第一单元和所述最后单元还分别连接至并没有和其它单元分享的第一位线和最后位线，
所述位线包括第一组的至少一个相邻位线，以及不在所述第一组内的最后组的至少一个相邻位线，所述第一组邻接所述第一位线，且所述最后组邻接所述最后位线，
所述第一组内与所述第一单元所分享的所述位线为第一公用位线，且所述最后组内与所述最后单元所分享的所述位线为最后公用位线；
对所述第一公用位线及所述最后公用位线预充至其各自预充状态的功能电路；以及
开始感测操作以大致同时读取所述第一及所述最后单元的功能电路，所述感测操作在所述第一公用位线及所述最后公用位线都在其各自的预充状态时被初始化。
8.一种存储系统，包括控制单元，以从存储阵列中都共同分享的字线的多个电连接的相邻存储单元来读取所述存储单元，所述多个存储单元包括第一单元和最后单元，每一个单元与其相邻单元分享位线，所述第一单元和所述最后单元还分别连接至并没有和其它单元分享的第一位线和最后位线，
所述位线包括第一组的至少一个相邻位线，以及不在所述第一组内的最后组的至少一个相邻位线，所述第一组邻接所述第一位线，且所述最后组邻接所述最后位线，
所述第一组内与所述第一单元所分享的所述位线为第一公用位线，且所述最后组内与所述最后单元所分享的所述位线为最后公用位线，
其中所述控制单元产生控制信号以导致：
对所述第一公用位线及所述最后公用位线预充至其各自预充状态；以及
当所述第一公用位线及所述最后公用位线都在其各自的预充状态时，开始感测操作以大致同时读取所述第一单元及所述最后单元。
9.一种读取在存储阵列中都共同分享字线的多个电连接的相邻存储单元的第一及第二目标存储单元的方法，所述第一及第二目标存储单元每一个具有其各自的第一及第二电流路径端，所述第一及第二目标存储单元的所述第二电流路径端在沿着所述字线上彼此电分隔至少一个额外存储单元，所述第一及第二目标存储单元的所述第一电流路径端在沿着所述字线上与所述第一及第二目标存储单元的所述第二电流路径端电性分组，包括下列步骤：
通过选择电路连接所述第一目标存储单元的所述第一电流路径端至地；
通过选择电路连接所述第一目标存储单元的所述第二电流路径端至第一感测节点；
通过选择电路连接所述第二目标存储单元的所述第一电流路径端至地；
通过选择电路连接所述第二目标存储单元的所述第二电流路径端至第二感测节点；
对所述第一及第二感测节点预充至其各自预充状态；以及
当所述第一及第二感测节点都在其各自的预充状态时，开始感测操作以大致同时读取所述第一及第二目标存储单元，
其中对所述第一及第二感测节点预充至其各自预充状态的步骤包括下列步骤：
将所述第一感测节点预充至第一预充电压；以及
将所述第二感测节点预充至第二预充电压。
10.一种存储系统，包括：
在存储阵列中的多个电连接的相邻存储单元，都共同分享字线，所述多个存储单元包括第一及第二目标存储单元，所述第一及第二目标存储单元每一个具有其各自的第一及第二电流路径端，所述第一及第二目标存储单元的所述第二电流路径端在沿着所述字线上彼此电分隔至少一个额外存储单元，所述第一及第二目标存储单元的所述第一电流路径端在沿着所述字线上与所述第一及第二目标存储单元的所述第二电流路径端电性分组；
第一连接电路，以连接所述第一目标存储单元的所述第一电流路径端至地；
第二连接电路，以连接所述第一目标存储单元的所述第二电流路径端至第一感测节点；
第三连接电路，以连接所述第二目标存储单元的所述第一电流路径端至地；
第四连接电路，以连接所述第二目标存储单元的所述第二电流路径端至第二感测节点；
预充电路，以对所述第一及第二感测节点预充至其各自预充状态；以及
感测电路，以在所述第一及第二感测节点都在其各自的预充状态时，开始感测操作以大致同时读取所述第一及所述第二目标存储单元。
11.一种存储系统，包括控制单元以从存储阵列中都共同分享字线的多个电连接的相邻存储单元来读取第一及第二目标存储单元，所述第一及第二目标存储单元每一个具有其各自的第一及第二电流路径端，所述第一及第二目标存储单元的所述第二电流路径端在沿着所述字线上彼此电分隔至少一个额外存储单元，所述第一及第二目标存储单元的所述第一电流路径端在沿着所述字线上与所述第一及第二目标存储单元的所述第二电流路径端电性分组，其中所述控制单元产生一控制信号以导致：
通过第一选择电路连接所述第一目标存储单元的所述第一电流路径端至地；
通过第二选择电路连接所述第一目标存储单元的所述第二电流路径端至第一感测节点；
通过第三选择电路连接所述第二目标存储单元的所述第一电流路径端至地；
通过第四选择电路连接所述第二目标存储单元的所述第二电流路径端至第二感测节点；
对所述第一及第二感测节点预充至其各自预充状态；以及
当所述第一及第二感测节点都在其各自的预充状态时，开始感测操作以大致同时读取所述第一及所述第二目标存储单元。
12.如权利要求11所述的存储系统，还包括：
连接至所述第一感测节点的第一预充/感测电路，所述第一预充/感测电路包括第一电路以回应来自所述控制单元的信号，将所述第一感测节点预充至第一预充状态，且其会回应来自所述控制单元的信号，感测所述第一目标存储单元的状态；
连接至所述第二感测节点的第二预充/感测电路，所述第二预充/感测电路包括第二电路以回应来自所述控制单元的信号，将所述第二感测节点预充至第二预充状态，且其会回应来自所述控制单元的信号，感测所述第二目标存储单元的状态。
13.如权利要求12所述的存储系统，其中
所述第一电路包括第一预充单元以及第一感测单元其交互连接至所述第一感测节点，以回应来自所述控制单元的所述信号；以及
所述第二电路包括第二预充单元以及第二感测单元其交互连接至所述第二感测节点，以回应来自所述控制单元的所述信号。
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- 2007-07-11 CN CN2007101290694A patent/CN101105976B/zh active Active
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