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CN101079326A - 测试片上端接电路通断状态的半导体存储器件及测试方法 - Google Patents

测试片上端接电路通断状态的半导体存储器件及测试方法 Download PDF

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CN101079326A
CN101079326A CNA2007101288868A CN200710128886A CN101079326A CN 101079326 A CN101079326 A CN 101079326A CN A2007101288868 A CNA2007101288868 A CN A2007101288868A CN 200710128886 A CN200710128886 A CN 200710128886A CN 101079326 A CN101079326 A CN 101079326A
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CN
China
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odt
signal
output
circuit
outputting
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Application number
CNA2007101288868A
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Inventor
李炯镕
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Pending legal-status Critical Current

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Abstract

一种用于在数据读取模式中测试ODT电路是接通还是关断的半导体存储器件，包括：片上端接(ODT)电路和ODT状态信息输出单元。ODT电路包括至少一个ODT电阻器。在数据从存储单元输出的数据读取模式中，ODT状态信息输出单元响应ODT控制信号来输出指示ODT电路是接通还是关断的ODT状态信息信号。使用在数据读取模式中能够测试ODT电阻器是接通还是关断的半导体存储器件和方法，可以在读取数据过程中测试ODT电路是否接通还是关断。

Description

测试片上端接电路通断状态的半导体存储器件及测试方法
相关申请的交叉引用
本申请要求于2006年3月21日向韩国知识产权局提交的韩国专利申请第10-2006-0025678号的优先权，其内容在此被整体并入以作为参考。
技术领域
本发明涉及一种具有片上端接(ODT)电路的半导体存储器件，更具体地，涉及一种能够在数据读取模式中测试片上端接(ODT)电路的接通/关断状态的半导体存储器件及方法。
背景技术
在进行信号交换的系统中，通常使用端接总线的端接电阻器(terminationresistor)来提供阻抗匹配。所述端接电阻器通过抑制信号反射来提高所接收的信号的完整性。
端接电阻器可以位于半导体存储器件的外部或内部。位于半导体存储器件内部的端接电阻器称为片上端接(On-Die Termination，ODT)电阻器。同样，包含并控制ODT电阻器的电路称为ODT电路。
图1是具有ODT电路130的常规半导体存储器件100的方框图。参见图1，该常规半导体存储器件100包括ODT电路130、ODT焊盘180和输入/输出(I/O)焊盘190。
ODT电路130包括第一ODT电阻器R1和第二ODT电阻器R2以及第一开关S1和第二开关S2。当第一开关S1导通(即闭合)时，第一ODT电阻器R1连接到ODT电压源VDDQ。当第二开关S2导通时，第二ODT电阻器R2连接到接地电压源VSSQ。所述第一开关S1和第二开关S2响应于经由ODT焊盘180接收的外部控制信号而导通/关断。
当ODT电路130接通时，如果从常规半导体存储器件100读取数据，则读取数据的准确性得不到保证。因此，当执行数据读取操作时，ODT电路130必须关断。同样，为判断读取数据的准确性，在数据读取操作过程中判断ODT电路130是否关断非常重要。
然而，常规半导体存储器件100只能在没有执行数据读取操作时，识别第一ODT电阻器R1和第二ODT电阻器R2的阻值。相应地，常规半导体存储器件100在数据读取操作过程中不能判断ODT电路130是接通还是关断。
发明内容
本发明提供一种在数据读取模式中能测试片上端接(ODT)电路是接通还是关断的半导体存储器件。
本发明还提供一种在数据读取模式中能测试片上端接(ODT)电路是接通还是关断的方法。
根据本发明的一方面，提供一种具有多个存储单元的半导体存储器件，包括：包含至少一个ODT电阻器的片上端接(ODT)电路；以及在存储单元输出存储单元数据的数据读取模式中，响应ODT控制信号输出ODT状态信息信号的ODT状态信息输出单元，该ODT状态信息信号用于指示ODT电路是接通还是关断。
在一实施例中，当输出存储器单元数据时，在输出存储单元数据的时间段之前或之后输出ODT状态信息信号。当数据读取模式是突发读取模式时，ODT状态信息输出单元在突发操作中，能在读取存储单元数据中的第一存储单元数据之前以及读取最后一个存储单元数据之后输出ODT状态信息信号。
在一实施例中，通过输出存储单元数据的数据输入/输出焊盘输出ODT状态信息信号。
在一实施例中，当指示输出ODT状态信息的ODT检测使能信号以及ODT控制信号被激活时，ODT状态信息输出单元输出ODT状态信息信号。存储器件可以进一步包括响应MRS命令以输出ODT检测使能信号的模式寄存器组(MRS)。
在一实施例中，ODT电路响应ODT控制信号来接通或关断。ODT电路可以响应与ODT控制信号同步的ODT使能信号以及响应ODT使能信号的反相ODT使能信号来接通或关断。ODT电路可以包括：电连接到数据输入/输出焊盘的第一和第二ODT电阻器；响应反相ODT使能信号，将第一ODT电阻器电连接到预定ODT电压源的第一开关；响应ODT使能信号，将第二ODT电阻器电连接到接地电压源的第二开关。与指示输出ODT状态信息的ODT检测使能信号以及OTD控制信号被激活时的时间段同步，ODT状态信息输出单元可以输出具有与ODT状态信息信号相同逻辑状态的反相ODT使能信号。ODT状态信息输出单元可以包括：对ODT检测使能信号和ODT检测信号执行与非操作并输出操作结果的与非门；以及当与非门的输出被激活时，在一时间段内输出作为ODT状态信息信号的反相ODT使能信号的传输门。
在一实施例中，存储器件进一步包括：当ODT控制信号被激活或无效时输出ODT检测信号的等待时间控制器。ODT状态信息输出单元能响应ODT检测信号来输出ODT状态信息信号。ODT检测信号可以是自动生成的脉冲，以使得与ODT控制信号被激活或无效的时刻同步。
在一实施例中，存储器件进一步包括输出存储单元数据和ODT状态信息信号的数据输出缓冲器。
根据本发明的另一方面，提供用于测试半导体存储器件的片上端接(ODT)电路的状态的方法，该半导体存储器件包含具有至少一个ODT电阻器的ODT电路和多个存储单元，该方法包括：响应ODT控制信号关断ODT电路；以及在存储单元数据从存储单元输出的数据读取模式中，输出指示ODT电路是否响应ODT控制信号关断的ODT状态信息信号。
在一实施例中，输出ODT状态信息信号包括当输出存储单元数据时，提前或延迟一个周期输出ODT状态信息信号。在一实施例中，当数据读取模式是突发读取模式时，输出ODT状态信息信号包括在突发操作过程中，从存储单元读取第一个存储单元数据之前以及读取最后一个存储单元数据之后输出ODT状态信息信号。
在一实施例中，通过输出存储单元数据的数据输入/输出焊盘输出ODT状态信息信号。
在一实施例中，所述方法进一步包括，输出ODT状态信息信号之后，响应数据读取命令读取存储单元数据。在一实施例中，所述方法进一步包括，读取存储单元数据之后，响应ODT控制信号接通ODT电路。在一实施例中，ODT电路接通之后，响应ODT控制信号再一次输出指示ODT电路是否接通的ODT状态信息信号。
在一实施例中，输出ODT状态信息信号包括：当指示输出ODT状态信息的ODT检测使能信号以及ODT控制信号被激活时，输出ODT状态信息信号。
在一实施例中，该方法进一步包括响应MRS命令输出ODT检测使能信号。
在一实施例中，关断ODT电路包括响应数据读取命令来关断ODT电路。在一实施例中，关断ODT电路包括响应与ODT控制信号同步的ODT使能信号及反相ODT使能信号来关断ODT电路。在一实施例中，输出ODT状态信息信号包括，与指示输出ODT状态信息的ODT检测使能信号及ODT控制信号被激活的时间段同步，输出与ODT状态信息信号具有相同逻辑状态的反相ODT使能信号。在一实施例中，输出ODT状态信息信号包括：对ODT检测使能信号和ODT检测信号执行与非操作并输出操作结果；以及在操作结果被激活的周期内输出作为ODT状态信息信号的反相ODT使能信号。
在一实施例中，该方法进一步包括当ODT控制信号被激活或无效时输出ODT检测信号。输出ODT状态信息信号可以包括响应ODT检测信号来输出ODT状态信息信号。
附图说明
参考附图对本发明优选方案的更具体描述，本发明的上述和其它目的、特点以及优点将更加显而易见，其中在全部不同视图中，相同的附图标记表示相同的部件。对于附图，不需要按比例，本发明着重强调对原理的说明。
图1是具有片上端接(ODT)电路的常规半导体存储器件的方框图。
图2是根据本发明一实施例，一种能在数据读取模式中测试ODT电路是否接通或关断的半导体存储器件的方框图。
图3是图2的ODT状态信息输出单元的电路图。
图4是图2的ODT电路的电路图。
图5是图2的半导体存储器件内信号的时序图。
图6是根据本发明一实施例，在数据读取模式中测试ODT电路是接通还是关断方法的流程图。
具体实施方式
图2是根据本发明一个实施例的、能够在数据读取模式中测试片上端接(ODT)电路230是接通还是关断的半导体存储器件200的方框图。参见图2，所述半导体存储器件200包括ODT电路230和ODT状态信息输出单元210。
ODT电路230包括至少一个ODT电阻器。在其中当从存储单元输出数据时的数据读取模式期间，ODT状态信息输出单元210响应于ODT控制信号ODT而输出指示ODT电路230是接通还是关断的ODT状态信息信号ON_ODT。
ODT状态信息输出单元210能够在输出输出数据的时间段之前或之后输出ODT状态信息信号ON_ODT。如果数据读取模式是突发读取模式，则ODT状态信息输出单元210可以在突发操作期间，在读取第一存储单元数据之前以及读取最后一个存储单元数据之后，输出ODT状态信息信号ON_ODT。ODT状态信息信号ON_ODT可以经由输出输出数据的数据输入/输出(I/O)焊盘290输出。
当指示输出ODT状态信息的ODT检测使能信号DET_ODT及ODT控制信号ODT被激活时，ODT状态信息输出单元210可以输出ODT状态信息信号ON_ODT。
可以响应于ODT控制信号ODT而接通或关断ODT电路230。另外，还可以响应于ODT控制信号ODT同步的ODT使能信号SW和ODT使能信号SW的反相信号iSW来接通或关断ODT电路230。
根据本发明一实施例，半导体存储器件200可以进一步包括模式寄存器设置(MRS)输出单元220。MRS输出单元220响应于MRS指令MRS而输出ODT检测使能信号DET_ODT。
根据本发明一实施例，半导体存储器件200可以进一步包括等待时间控制器240。当ODT控制信号ODT被激活时，等待时间控制器240输出ODT检测信号R_ODT。ODT状态信息输出单元210能够响应于ODT检测信号R_ODT而输出ODT状态信息信号ON_ODT。
根据本发明一实施例，半导体存储器件200可以进一步包括数据输出缓冲器260。数据输出缓冲器260经由I/O焊盘290输出存储单元数据DATA和ODT状态信息信号ON_ODT。
从存储单元输出的存储单元数据DATA在读取命令读取单元272的控制下，被顺序传输至存储单元数据处理器274、数据多路选择器276，最后传输到数据输出缓冲器260。
图3是图2的ODT状态信息输出单元210的电路图。参见图3，ODT状态信息输出单元210能够输出ODT状态信息信号ON_ODT，其中所述信号ON_ODT与指示ODT状态信息输出模式的ODT检测使能信号DET_ODT及ODT控制信号ODT被激活的时间段同步。在ODT检测使能信号DET_ODT和ODT控制信号ODT同时被激活的时间段内，ODT状态信息信号ON_ODT的逻辑电平与反相ODT使能信号iSW的逻辑电平相同。如上所述，反相ODT使能信号iSW接通或关断ODT电路230。
ODT状态信息输出单元210可以进一步包括与非门212和传输门214。与非门212对时钟信号CK、ODT检测使能信号DET_ODT以及ODT检测信号R_ODT执行与非操作，并输出操作结果。传输门214接收反相ODT使能信号iSW，并在与非门212输出的信号GONB被激活的时间段内，输出ODT状态信息信号ON_ODT。
图4是图2的ODT电路230的电路图。参见图4，ODT电路230可以包括第一ODT电阻器R1、第二ODT电阻器R2、第一开关P1以及第二开关N1。所述第一ODT电阻器R1和第二ODT电阻器R2电连接到数据I/O焊盘290。
第一开关P1响应于反相ODT使能信号iSW而将第一ODT电阻器R1电连接到ODT电压源VDDQ。第二开关N1响应于ODT使能信号SW而将第二ODT电阻器R2电连接到接地电压源VDDQ。参见图4，第一开关P1用PMOS晶体管实施，第二开关N1用NMOS晶体管实施。
当处于逻辑低的ODT使能信号SW输入到ODT电路230时，第一开关P1和第二开关N1关断，从而ODT电路230关断。当输入到ODT电路230的ODT使能信号SW变成逻辑高时，第一开关P1和第二开关N1导通，从而ODT电路230接通。
同样，ODT电路230可以进一步包括反转ODT使能信号SW并输出反相ODT使能信号iSW的反相器11。
图5是图2中依据本发明一实施例的半导体存储器件200内各种信号的时序图。
现在参考图5描述依据本发明一实施例的半导体存储器件200的操作。图5中，假定读取等待时间RL为10个时钟周期并且突发长度BL为8。同样，假定各种信号被激活至逻辑高电平或逻辑低电平。
读取命令RD加到半导体存储器件200，关断ODT电路230的ODT控制信号ODT被激活到逻辑低电平。ODT控制信号ODT在与突发长度BL相应的一段时间内被激活，其中可以在这段时间内读出存储单元数据(BL＝8)。参见图5，也就是说，ODT控制信号ODT被激活一时间段，其中在该时间段中可以输出8个存储单元数据。同样，在对应于突发长度BL并且其中可以读取存储单元数据的时间段之前或之后，ODT控制信号ODT可被激活一预定时间裕度。这里，所述预定时间裕度表示其中可以输出ODT状态信号ON_ODT的时间量。
当ODT控制信号ODT的逻辑电平发生变化时，生成ODT检测信号R_ODT。也就是说，通过ODT控制信号ODT触发ODT检测信号R_ODT的生成。同样，ODT检测信号R_ODT可以是同步于ODT控制信号ODT的上升沿或下降沿而生成的自动脉冲信号。因为ODT控制信号ODT在其中可读取存储单元数据DATA的时间(与突发长度BL相应)内被激活，所以在突发操作过程中，在读取第一个存储单元数据DATA0之前以及读取最后一个存储单元数据DATA7之后生成ODT检测信号R_ODT。
因此，在突发操作过程中，在数个输出数据输出之前以及之后，ODT状态信号ON_ODT处于预定逻辑状态。这里，所述预定逻辑状态表示用于判断ODT电路230是接通还是关断的逻辑电平。例如，ODT状态信号ON_ODT在ODT电路230接通时可以为逻辑高电平，在ODT电路230关断时可以为逻辑低电平。
输出信号DQ通过数据输出缓冲器260和I/O焊盘290输出。也就是说，在读取存储单元数据DATA之前或之后，ODT状态信号ON_ODT作为输出信号DQ被读取。
参见图2和图5，可以响应ODT使能信号SW或反相ODT使能信号iSW来生成ODT状态信号ON_ODT。更具体地，被激活为逻辑低的ODT使能信号SW和被激活为逻辑高的反相ODT使能信号iSW被激活以便与ODT控制信号ODT被激活的时间段同步。
参见图3，在ODT检测信号R_ODT、ODT检测使能信号DET_ODT以及时钟信号CK为逻辑高电平的时间段内，与非门212生成处于逻辑低电平的传输门控制信号GONB。从而，传输门214导通，并且输出具有与反相ODT使能信号iSW相同逻辑电平的ODT状态信号ON_ODT。如上文所述，ODT电路230可以响应与ODT控制信号ODT同步的ODT使能信号SW及反相ODT使能信号iSW来接通或关断。因此，具有与反相ODT使能信号iSW相同的逻辑电平的ODT状态信号ON_ODT可以指示出ODT电路230是接通还是关断。
也就是说，依据本发明的一实施例，在数据读取模式中，半导体存储器件200可以将与突发长度BL相应的存储单元数据和指示ODT电路230是接通还是关断的信息一起输出。
图6是根据本发明一实施例，在数据读取模式中测试ODT电路是接通还是关断的方法600的流程图。参见图6，方法600包括关断ODT电路(步骤S610)和输出ODT状态信息信号(步骤S630)。在步骤S610中，ODT电路响应ODT控制信号来关断。在步骤S630中，在存储单元输出存储单元数据的数据读取模式中，输出响应ODT控制信号来指示ODT电路是否关断的ODT状态信息信号。
方法600可以进一步包括，在输出ODT状态信息信号(步骤S630)之后，响应数据读取命令来读取存储单元数据(步骤S650)。
依据本发明一实施例，方法600可以进一步包括，在读取存储单元数据(步骤S650)之后，响应于ODT控制信号而接通ODT电路(步骤S670)。
依据本发明一实施例，在方法600中，在ODT电路接通(S670)之后，可以再次输出响应ODT控制信号来指示ODT电路是否接通的ODT状态信息信号(S690)。
依据本发明的方法600适用于上文描述的依据本发明的半导体存储器件200，并且与半导体存储器件200的操作相对应。因此，从上文描述，所属领域技术人员能够很容易理解根据本发明的方法600，所以，这里没有再次详细地描述方法600。
如上文所述，利用依据本发明的半导体存储器件以及在数据读取模式中测试ODT电路接通/关断状态的方法，可以在读取数据过程中测试ODT电路是接通还是关断。
虽然参照本发明的例证性实施例，对本发明已经作了具体说明和描述，但是所属领域技术人员应当了解，在不脱离本发明所附权利要求限定的精神和范围之内，在形式和细节上可以做各种变化。

Claims (28)

1、一种具有多个存储单元的半导体存储器件，包括：
片上端接ODT电路，其包括至少一个ODT电阻器；以及
ODT状态信息输出单元，其在存储单元数据从存储单元输出的数据读取模式中，响应于ODT控制信号而输出指示所述ODT电路是接通还是关断的ODT状态信息信号。
2、如权利要求1的半导体存储器件，其中，在输出所述存储单元数据的时间段之前或之后输出所述ODT状态信息信号。
3、如权利要求2的半导体存储器件，其中，当数据读取模式为突发读取模式时，在突发操作中，在读取存储单元数据中的第一存储单元数据之前以及读取最后一个存储单元数据之后，所述ODT状态信息输出单元输出ODT状态信息信号。
4、如权利要求1的半导体存储器件，其中，通过输出存储单元数据的数据输入/输出焊盘输出ODT状态信息信号。
5、如权利要求1的半导体存储器件，其中，当指示输出ODT状态信息的ODT检测使能信号和ODT控制信号被激活时，所述ODT状态信息输出单元输出ODT状态信息信号。
6、如权利要求5的半导体存储器件，进一步包括响应于模式寄存器组(MRS)命令而输出ODT检测使能信号的模式寄存器组(MRS)输出单元。
7、如权利要求1的半导体存储器件，其中，响应ODT控制信号来接通或关断所述ODT电路。
8、如权利要求7的半导体存储器件，其中，响应于与ODT控制信号同步的ODT使能信号以及响应ODT使能信号的反相ODT使能信号，而接通或关断所述ODT电路。
9、如权利要求8的半导体存储器件，其中所述ODT电路包括：
电连接到数据输入/输出焊盘的第一ODT电阻器和第二ODT电阻器；
响应于反相ODT使能信号而将第一ODT电阻器电连接到预定ODT电压源的第一开关；以及
响应于ODT使能信号而将第二ODT电阻器电连接到接地电压源的第二开关。
10、如权利要求9的半导体存储器件，其中，与指示输出ODT状态信息的ODT检测使能信号及ODT控制信号被激活的时间段同步，ODT状态信息输出单元输出具有与ODT状态信息信号相同的逻辑状态的反相ODT使能信号。
11、如权利要求10的半导体存储器件，其中，所述ODT状态信息输出单元包括：
对ODT检测使能信号和ODT检测信号执行与非操作并输出操作结果的与非门；以及
在与非门的输出被激活的时间段内，将反相ODT使能信号作为ODT状态信息信号输出的传输门。
12、如权利要求1的半导体存储器件，进一步包括当ODT控制信号被激活或无效时输出ODT检测信号的等待时间控制器，
其中，ODT状态信息输出单元响应ODT检测信号来输出ODT状态信息信号。
13、如权利要求12的半导体存储器件，其中，ODT检测信号是与ODT控制信号被激活或无效的时刻同步生成的自动脉冲。
14、如权利要求1的半导体存储器件，进一步包括输出存储单元数据及ODT状态信息信号的数据输出缓冲器。
15、一种测试半导体存储器件的片上端接ODT电路的状态的方法，该半导体存储器件包括：具有至少一个ODT电阻器的ODT电路；和多个存储单元，该方法包括：
响应于ODT控制信号而关断所述ODT电路；以及
在存储单元数据从存储单元输出的数据读取模式中，响应ODT控制信号来输出指示ODT电路是否关断的ODT状态信息信号。
16、如权利要求15的方法，其中，输出ODT状态信息信号包括，在输出存储单元数据的时间段之前和之后，输出ODT状态信息信号。
17、如权利要求16的方法，其中，当数据读取模式为突发读取模式时，输出ODT状态信息信号包括；在突发操作中，在从存储单元数据读取第一存储单元数据之前以及读取最后一个存储单元数据之后，输出ODT状态信息信号。
18、如权利要求15的方法，其中，通过输出存储单元数据的数据输入/输出焊盘输出ODT状态信息信号。
19、如权利要求15的方法，进一步包括，在输出ODT状态信息信号之后，响应数据读取命令来读取存储单元数据。
20、如权利要求19的方法，进一步包括，在读取存储单元数据之后，响应ODT控制信号来接通ODT电路。
21、如权利要求19的方法，其中，在接通ODT电路之后，响应ODT控制信号来再次输出指示ODT电路是否接通的ODT状态信息信号。
22、如权利要求15的方法，其中，输出ODT状态信息信号包括，当指示输出ODT状态信息的ODT检测使能信号及ODT控制信号被激活时，输出ODT状态信息信号。
23、如权利要求22的方法，进一步包括，响应MRS命令来输出ODT检测使能信号。
24、如权利要求15的方法，其中，关断ODT电路包括响应数据读取命令来关断ODT电路。
25、如权利要求24的方法，其中，关断ODT电路包括：响应于与ODT控制信号同步的ODT使能信号以及ODT使能信号的反相ODT使能信号，来关断ODT电路。
26、如权利要求25的方法，其中，输出ODT状态信息信号包括：与指示输出ODT状态信息的ODT检测使能信号及ODT控制信号被激活的时间段同步，输出具有与ODT状态信息信号相同的逻辑状态的反相ODT使能信号。
27、如权利要求26的方法，其中，输出ODT状态信息信号包括：
对ODT检测使能信号和ODT检测信号执行与非操作，并输出操作结果；以及
在操作结果被激活的时间段内，将反相ODT使能信号作为ODT状态信息信号输出。
28、如权利要求15的方法，进一步包括，当ODT控制信号被激活或无效时，输出ODT检测信号，
其中输出ODT状态信息信号包括响应ODT检测信号来输出ODT状态信息信号。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376371A (zh) * 2010-08-10 2012-03-14 旺宏电子股份有限公司 一种测试半导体存储器装置的方法
CN102890968A (zh) * 2011-07-22 2013-01-23 南亚科技股份有限公司 执行测试模式操作的管芯及其实施测试模式操作的方法
CN112400163A (zh) * 2018-09-13 2021-02-23 铠侠股份有限公司 存储器系统及控制方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829787B1 (ko) * 2006-08-28 2008-05-16 삼성전자주식회사 온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법
KR20090131020A (ko) 2008-06-17 2009-12-28 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 온 다이 터미네이션 회로
KR100980425B1 (ko) * 2008-12-30 2010-09-07 주식회사 하이닉스반도체 글로벌 입출력 라인 터미네이션 제어 회로
JP2010219751A (ja) * 2009-03-16 2010-09-30 Elpida Memory Inc 半導体装置
KR101961323B1 (ko) * 2012-07-25 2019-03-22 삼성전자주식회사 온다이 터미네이션 회로, 및 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
US8928349B2 (en) * 2012-07-25 2015-01-06 Samsung Electronics Co., Ltd. On-die termination circuit, semiconductor memory device and memory system
US9130557B2 (en) * 2012-12-03 2015-09-08 Samsung Electronics Co., Ltd. Operating method of input/output interface
USRE49506E1 (en) 2012-12-03 2023-04-25 Samsung Electronics Co., Ltd. High/low speed mode selection for output driver circuits of a memory interface
US11068433B2 (en) * 2018-10-18 2021-07-20 Texas Instruments Incorporated Serial bus repeater with low power state detection

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831467A (en) * 1991-11-05 1998-11-03 Monolithic System Technology, Inc. Termination circuit with power-down mode for use in circuit module architecture
DE69940473D1 (de) * 1999-11-25 2009-04-09 St Microelectronics Srl Leseverfahren für nichtflüchtige Speicheranordnung mit automatischer Erkennung eines Burstlesebetriebs sowie entsprechende Leseschaltung
US6356106B1 (en) * 2000-09-12 2002-03-12 Micron Technology, Inc. Active termination in a multidrop memory system
KR100468728B1 (ko) * 2002-04-19 2005-01-29 삼성전자주식회사 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법
JP2004021916A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp データバス
KR100464437B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
KR100506976B1 (ko) * 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치
KR100502664B1 (ko) * 2003-04-29 2005-07-20 주식회사 하이닉스반도체 온 다이 터미네이션 모드 전환 회로 및 그방법
US7068064B1 (en) * 2003-05-12 2006-06-27 Pericom Semiconductor Corp. Memory module with dynamic termination using bus switches timed by memory clock and chip select
KR100528164B1 (ko) 2004-02-13 2005-11-15 주식회사 하이닉스반도체 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
KR100605601B1 (ko) * 2004-05-06 2006-07-31 주식회사 하이닉스반도체 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치
KR100618826B1 (ko) * 2004-05-13 2006-09-08 삼성전자주식회사 Ｓ11 파라미터 측정을 위한 반도체 메모리 장치, 반도체메모리 장치의 ｓ11 파라미터 측정을 위한 테스트 보드,및 반도체 메모리 장치의 ｓ11 파라미터 측정 방법
KR100681879B1 (ko) * 2006-01-16 2007-02-15 주식회사 하이닉스반도체 온-다이 터미네이션 제어 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376371A (zh) * 2010-08-10 2012-03-14 旺宏电子股份有限公司 一种测试半导体存储器装置的方法
CN102376371B (zh) * 2010-08-10 2014-03-12 旺宏电子股份有限公司 一种测试半导体存储器装置的方法
CN102890968A (zh) * 2011-07-22 2013-01-23 南亚科技股份有限公司 执行测试模式操作的管芯及其实施测试模式操作的方法
CN102890968B (zh) * 2011-07-22 2015-04-08 南亚科技股份有限公司 执行测试模式操作的管芯及其实施测试模式操作的方法
CN112400163A (zh) * 2018-09-13 2021-02-23 铠侠股份有限公司 存储器系统及控制方法
CN112400163B (zh) * 2018-09-13 2024-03-12 铠侠股份有限公司 存储器系统及控制方法

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